基于Bittop的统一功率格式定义

刘东明,张宇涵

(中国电子科技集团公司第五十八研究所，江苏 无锡 214000)

1 引言

集成电路作为推动信息时代发展和变革的重要引擎，在国民经济建设、人民日常生活及国防军工发展等领域发挥着重要的作用[1]。目前，我国集成电路产业整体仍与国际先进水平具有一定差距，且在国际形势及国内需求加剧的双重背景下，大力提升我国集成电路设计和制造水平就显得尤为重要[2]。

随着摩尔定律[3-4]的持续演进，芯片的特征尺寸愈加变小，各类芯片的性能与规模也在不断变大[5]，传统的单一化低功耗设计方法已经难以满足超大规模数字集成电路的实际需求，故现如今主流的低功耗设计流程均结合了多种低功耗设计方法，诸如多阈值CMOS器件技术、时钟门控技术[6]、多电压供电及电源关断技术(Multi-Supply Multi-Voltage & Power Shut-Off Technology，MSMV&PSO)等。此外，在描述芯片或IP核的多电压设计意图时，需使用统一功率格式(Unified Power Format，UPF)进行定义。

2 Bittop的统一功率格式定义

2.1 IP核Bittop简介

IP核Bittop属于专用集成电路(Application Specific Integrated Circuit，ASIC)范畴[7]，并基于SMIC 55nm工艺进行层次化综合与物理设计，且其内部集成了特定的HASH函数算法，可被用于处理复杂的区块链代码。

在物理结构方面，IP核Bittop具有两个物理层次，并于逻辑设计阶段预先制定了以多例化模式(Multiple Instantiated Mode，MIM)为核心的子模块集成策略，即对单一子模块进行多次调用，来减少冗余设计和重复操作，最大化精简整体的设计流程。图1为IP核Bittop的物理结构图。

图1 IP核Bittop的物理结构图

由图1可知，IP核Bittop的顶层block_top具有四个可关断电压域，且集成了32个同样的子模块block_slice，每个子模块另具有各自独立的两个可关断电压域及两个存储单元。此外，对IP核Bittop内的所有可关断电压域均采用1.0V的低电压供电，其余部分使用1.2V高电压供电。

2.2 UPF定义

多电压供电与电源关断技术作为现如今低功耗超大规模数字集成电路设计的常用手段，可有效降低全芯片或IP核的动态功耗与静态功耗。

在Bittop的工程实现方面，需使用UPF文件对其多电压及电源关断策略进行定义。它是一种基于TCL指令编写而成的脚本文件[8]，其可用于物理综合、布局布线和仿真验证等阶段[9]。UPF文件不仅对电压域的创建和电源端口的生成等内容进行了详细的描述，而且在电源开关单元、保持单元、隔离单元和电压转换单元的供电、信号端口连接以及物理位置等方面做了细致的指定[10]。

UPF的编写方式大致可分为两种，即层次式和非层次式。层次式适用于物理结构较为简单，设计顶层下所集成的独立层次模块数量较少，或顶层没有可关断电压域的芯片或IP核，其优点在于不仅可以简洁明了地定义完整的多电压供电及电源关断的设计意图，避免子模块与顶层之间的多次UPF嵌套，而且对于采用自上而下式层次化设计方法的芯片或IP核而言，它可使UPF文件与设计之间具有更好的兼容性，并在层次化综合阶段，有效地降低违例出现的可能性，增强设计的容错率。此外，对于物理结构较为复杂、顶层与子模块均具有可关断电压域、或类似Bittop的采用多例化模式的设计，适宜采用非层次式UPF编写方法。这种方式与采用自下而上式层次化策略的设计之间具有更好的匹配性，便于分别完成顶层与子模块的独立设计。

图2为Bittop的版图布局，针对Bittop的物理特点，采用非层次式UPF编写方法，对其顶层block_top和子模块block_slice各自进行UPF定义，并于Bittop的层次化逻辑综合阶段，使用循环指令for {set i 0} {＄i < 32} {incr i} {load_upf-scope blockslice_＄{i}../blockslice.upf }，进行全IP核的UPF结构整合，图3为Bittop的UPF结构。

图2 Bittop的版图布局

图3 Bittop的UPF结构简图

如图3所示，Bittop的顶层block_top具有四个可关断电压域，其内部均定义了供电集、电源开关单元、保持单元和隔离单元。此外，由于顶层所采用的电压比电压域内所用电压高0.2V，故在电压域外创建了电压转换单元，以保证电压域内外信号之间的正常通信。

图4为Bittop的子模块block_slice的UPF结构简图，与顶层block_top类似，子模块具有两个可关断电压域，故对其进行同样的多电压及电源关断定义。此外，在block_top的综合阶段，需使用下列循环指令，以形成Bittop的全IP核供电结构。

图4 block_slice的UPF结构简图

for {set j 0} {＄j < 32} {incr j} {

connect_supply_net VDDL_SW_PI-ports blockslice_＄{j}/VDDL_SW_PI

connect_supply_net VDDL_SW_SI-ports blockslice_＄{j}/VDDL_SW_SI

connect_supply_net VSS-ports blockslice_＄{j}/VSS

connect_supply_net VDDL-ports blockslice_＄{j}/VDDL

connect_supply_net VDDH-ports blockslice_＄{j}/VDDH}

3 功耗优化分析

Bittop采用多电压供电的方式对其内部不同的单元进行了合理的电压分配。其中，对存储器等数据处理单元采用高电压供电，对时序或性能要求较低的部分使用低电压供电。此外，本设计结合了电源关断技术，将使能端在一定时间内静止的单元利用可关断电压域进行统一下电，降低了全IP核的静态功耗。

在Bittop的低功耗设计过程中，通过使用功耗分析工具PrimeTime PX进行实验发现，相较于只使用时钟门控技术和多阈值CMOS器件技术的情况，附加采用多电压供电及电源关断技术，可有效降低Bittop的全功耗。实验结果如表1所示。

表1 采用MSMV&PSO技术前后的功耗结果对比

由表1可知，在采用多电压供电及可关断电源技术后，IP核Bittop的功耗减少了5.9682mW，降低比例约为59.74%。

4 结论

IP核Bittop作为ASIC属类，内嵌HASH函数集，用于处理复杂的数学挑战，在事先使用时钟门控技术和多阈值CMOS器件技术的基础上，增加了多电压供电与电源关断技术来进一步优化全IP核的功耗，其中针对Bittop的物理结构特点，采用非层次式方法编写了全IP核的UPF文件。最终通过使用功耗分析工具PrimeTime PX，实验证明了利用多电压供电与电源关断技术可有效降低Bittop的功耗，且较采用此技术之前，功耗下降约59.74%。