基于灵敏放大器的高性能低功耗触发器设计

黄正峰, 苏子安, 曹 迪, 戚昊琛, 倪天明, 徐 奇

(1.合肥工业大学 电子科学与应用物理学院,安徽 合肥 230601; 2.安徽工程大学 电气工程学院,安徽 芜湖 241000)

0 引 言

随着集成电路不断发展,面积、性能和功耗已成为集成电路设计人员不可忽视的三大问题。早期,研究者更多地关注电路的性能和面积参数,功耗则不在其考虑范围之内。近年来,情况发生了巨大改变,与性能和面积相比,功耗的重要程度日益增加。准确地说,功耗的增大会带来芯片温度的升高,不仅会增加芯片封装和散热的成本、降低手持设备的耐久性,还会影响芯片的性能和可靠性,甚至引发故障。据统计,作为数字系统的一部分,触发器的功耗约占电路总功耗的30%～50%,故其在整个芯片设计中占有相当重要的地位。如果能有效地降低单个触发器的功耗,那么芯片的总功耗就会降低,从而实现低功耗的目标。此外,随着工艺的进步、特征尺寸的不断减小,芯片的运行速度大大加快,电路的工作频率大大提高,实现低功耗且高速的触发器成为集成电路设计中的一个问题。

传统的基于灵敏放大器的触发器(conventional sense amplifier based flip-flop,Con SAFF)是目前最有效的低功耗触发器之一[1]。Con SAFF由主级差分灵敏放大器部分和从级基于NAND的RS锁存器组成。Con SAFF具有建立和保持时间短的特点,可实现低压和高速操作。Cinv SAFF采用真单相时钟(true single phase clock,TSPC),因此其时钟负载也同样较低。但Con SAFF的从级大大地限制了其整体性能,因此研究者做了许多努力来提高Con SAFF的性能。一些改进的SAFF设计相继被提出,如Ahmadi SAFF[2]、Strollo SAFF[3]、Zhang SAFF[4]、Nikolic SAFF[5]、Kim SAFF[6]和Jeong SAFF[7]。本文在研究和分析以上SAFF结构的基础上,提出了一种新型SAFF设计,即Cinv SAFF。Cinv SAFF采用传统的灵敏放大器部分对主级差分输入信号进行放大,从级则采用Cinv结构,其包含1个C单元和2个反相器,来稳定主级输出信号,实现锁存的功能。

1 相关结构

1.1 传统基于灵敏放大器的触发器

文献[1]提出了Con SAFF,其结构如图1所示。Con SAFF由主级差分灵敏放大器(图1a)和从级基于标准NAND的RS锁存器(图1b)组成,具有建立时间短、保持时间短和时钟负载低的特点。

Con SAFF不依赖于晶体管的尺寸,能够放大较小差值的差分输入信号,易集成于传统的逻辑电路。当时钟信号(CLK)为低电平时,SB和RB节点都被预充至电源电压VDD。从级RS锁存器锁存先前数据;在时钟信号CLK的下一个上升沿,Con SAFF主级采样输入信号D和DB的值而在节点SB和RB处产生全摆幅信号,输出Q和QB向高或低电平的跳变过程取决于驱动从级RS锁存器的主级输出节点RB和SB的状态。

图1 4种SAFF相同的主级结构及其从级结构

Con SAFF虽然有许多优点,但也存在相应的缺点,这反映在从级RS锁存器上。由图1可知,SB节点的低电平状态通过晶体管P1将输出Q设置为高电平,从而通过导通的晶体管N3和N4(节点RB此时为高电平)使输出QB置为低电平。相反,RB节点的低电平状态将输出QB设置为高电平,从而强制输出Q跳变为低电平。Q和QB之间的依赖性意味着输出Q(QB)的上升沿总是先出现,而输出QB(Q)的下降沿总是在1个NAND门延迟后才出现。值得注意的是,输出Q(QB)的延迟也取决于其互补输出QB(Q)上的电容负载。非对称的上升和下降延迟极大地限制了Con SAFF的运行速度,这不仅会降低Con SAFF整体的性能,而且会在连续数据路径上产生毛刺,从而带来总功耗的增大。

1.2 Kim SAFF、Strollo SAFF及Nikolic SAFF

为了克服Con SAFF的缺点,Kim SAFF、Nikolic SAFF和Strollo SAFF相继被提出。三者主级部分保持相同,如图1a所示,而从级的电路结构分别如图1c、图1d、图1e所示。Kim SAFF、Nikolic SAFF和Strollo SAFF在输出Q(QB)处形成各自的下拉路径,与QB(Q)无关,从而消除了Con SAFF输出Q与QB相互依赖的缺点。Kim SAFF的从级采用2个改进的N-C2MOS电路和2个交叉耦合的弱反相器对,由于其从锁存器只存在1个门延迟,Kim SAFF的运行速度非常快。然而,Kim SAFF存在如下2个缺点:① 当输出Q和输入D的先前状态都为高电平时,在CLK的下一个上升沿输出Q必须保持为高电平,但是由于主级节点SB的放电过程尚未完成,输出Q的下拉路径导通从而产生毛刺;② 输出端交叉耦合的反相器对将会产生竞争电流,同样带来一定的功耗和延时损失。基于此缺点,Strollo SAFF通过在输出Q和QB的下拉路径上分别插入由DB和D选通的晶体管N3和N7来避免Kim SAFF中存在的毛刺情况,代价是增加一定的输入负载和NMOS晶体管数。

1.3 Ahmadi SAFF 和Jeong SAFF

文献[2]提出了名为Ahmadi SAFF的改进设计。与前述结构修改Con SAFF从锁存器的方式不同,Ahmadi SAFF在Con SAFF的主级进行改进。

Ahmadi SAFF的电路结构如图2所示,其在主级一个灵敏放大器分支上添加了额外的延迟单元(N0晶体管),从而使相应输出的上升和下降延迟相等,克服Con SAFF输出Q与QB相互依赖的缺点。

图2 Jeong SAFF和Ahmadi SAFF结构

在低VDD环境下,Con SAFF由于主级一直处于导通状态的N6短路管(弱NMOS)会产生一定的内部负载和延迟,带来速度和操作产率下降的问题。针对此缺点,Jeong SAFF采用由NAND生成的内部检测信号TC,其2个输入为主级输出SB和RB,来检测主级灵敏放大器部分跳变过程的完成。TC信号同时控制着主级短路管N6和输出Q与QB的下拉路径。Jeong SAFF适用于低VDD操作,其最小供电电压VDD仅为573 mV,可工作于近阈值电压或亚阈值电压区域。

1.4 Zhang SAFF

此外,Con SAFF由于在锁存阶段其主级内部节点总是处于连续预充电状态,这在输入信号的下一状态保持不变时，重复的充放电过程将带来不必要的功耗。为了解决这一问题,Zhang SAFF采用了一种新的条件预充电技术,如图3所示。

Zhang SAFF主级输出节点SB或RB的跳变过程取决于差分输入信号D和DB的值而不再是电源电压VDD。这种新的条件预充电技术有助于降低功耗和采样阶段的跳变延迟,从而提高SAFF整体的运行速度。但传输门的使用大大增加了晶体管数目,这也会带来一定的面积开销。

图3 Zhang SAFF结构

2 本文Cinv SAFF结构

2.1 Cinv SAFF的结构特性

本文所提Cinv SAFF的结构如图4所示。和Con SAFF一样,Cinv SAFF也包括主从两级。主级沿用Con SAFF的灵敏放大器部分,包括预充电晶体管P1和P2、类SRAM结构(P3、P4、N3、N5晶体管)、短路管N6、数据输入(N2、N4晶体管)以及开关管N1。而Cinv SAFF的从级将Con SAFF的RS从锁存器替换为由1个C单元和2个反相器组成的Cinv结构,使其同样能够完成触发器的功能。

图4 本文Cinv SAFF结构

C单元由文献[8]首次提出,当2个输入相同时,C单元逻辑功能等效于反相器,输出与输入的逻辑值互补;当2个输入不同时,例如图4中S=0和RB=1,晶体管P5和N7关断,晶体管P6和N8导通,C单元输出QC的上拉网络和下拉网络均未导通,故QC处于高阻态而输出Q保持原来的逻辑值。值得注意的是,当输入S和RB均为1或者0的时候,在节点S或RB上发生的单节点翻转(Single Node Upset,SNU)将不会传到输出Q。正是由于这个原因,C单元能有效地过滤SNU。

Cinv SAFF利用C单元的高阻态结合主级输出SB和RB的3种状态(00、01、10),巧妙采用1个反相器和1个C单元组成的结构作为一个简单但有效的锁存器:当2个输入分别为11或00时,该锁存器处于透明期,输出为1或0;而当输入为01时,该从锁存器处于锁存期,保持原先状态不变。而另一反相器INV2则起到以下作用:一是INV2将输出电容负载与内部从锁存器相隔离,防止外部负载对内部延时造成影响;二是INV2起到屏蔽内部噪声及毛刺的作用,能够保持输出Q波形稳定。

2.2 Cinv SAFF的工作原理

接下来将详细介绍Cinv SAFF结构的工作原理,其工作过程与Con SAFF类似,可分为如下2个阶段。

(1) 预充电阶段。当时钟信号CLK为低电平时,晶体管P1和P2导通,开关管N1关断,SB和RB预充为高电平,因此晶体管N3和N5导通、晶体管P3和P4关断,此时主级上半部分处于预充电状态。而此时从级由于SB=RB=1(S=0),晶体管P5和N7关断,晶体管P6和N8导通,C单元处于高阻态，因此输出Q将保持原值不变。同时,由于预充电阶段Cinv SAFF的从级仅有4个晶体管导通,这是有效降低功耗的关键。

(2) 数据采样阶段。时钟信号CLK由低变高,晶体管P1和P2关断,晶体管N1导通,如果输入信号D和DB之间存在一定的电压差(即使差值很小),主级输出SB和RB也会由于正反馈交叉耦合反相器P3、P4、N3和N5晶体管的影响而被迅速放大成全摆幅信号传入从级。例如,如果主级输出SB=1,RB=0(SB=0,RB=1),S=0(S=1),那么Cinv SAFF将输出0(1)。

Cinv SAFF所有的工作过程都在HSPICE软件上进行仿真得到了确认,Cinv SAFF结构在时钟信号CLK为250 MHz情况下输入信号D和DB、内部节点SB、S和RB以及输出Q的波形如图5所示,其波形较为规整且没有毛刺。从图5可以看出,在时钟信号CLK的每一个低电平阶段,输出Q将锁存原先的值而保持不变;而在时钟信号CLK的每一个高电平阶段,输出Q将依据输入D和DB的不同值而输出相应的值。

图5 Cinv SAFF工作原理波形

3 仿真分析

为了更好地分析和比较Cinv SAFF的性能,本文在HSPICE软件上采用45 nm PTM[9]工艺模型、电源电压1 V、时钟频率250 MHz、室温25 ℃的条件下,对所提出的Cinv SAFF结构与相关SAFF设计进行了广泛地仿真和测试。无负载情况下Cinv SAFF与相关SAFF结构的性能比较见表1所列。其中,延迟(功耗/面积)代表在没有外接负载的情况下上述8种SAFF的对应值。面积开销由单位尺寸晶体管[10](UST)的数量来测量。为了公平起见,表1中所有待测SAFF都使用能使其正常工作的最小宽长比晶体管；均值代表除所提Cinv SAFF结构之外的7种SAFF的平均值；Δrate表示Cinv SAFF性能相对于平均值所增加百分比。

表1 无负载情况下相关SAFF的性能比较

从表1可以看出,在功耗方面,Cinv SAFF为0.82 μW,仅次于Con SAFF 0.7 μW的功耗,而比功耗平均值小了约0.2 μW,相比于平均值减少了25.07%的功耗;在面积开销方面,Cinv SAFF和Con SAFF都是51(UST),是所有SAFF当中面积开销最小的,比面积开销最大的Zhang SAFF小了56(UST),比面积开销均值也提升了约25.63%;在延迟方面Cinv SAFF虽没有太大优势,但相比于延时平均值来说仅带来了8.51%的延时损失;而在功耗延时积(power-delay-product,PDP)方面,凭借较小的功耗值，相比于PDP均值仍然缩小了约19.3%。从表1还可以看出,Cinv SAFF在延时、功耗和面积开销方面均比Ahmadi SAFF要好;而在延时方面Cinv SAFF虽然没有Strollo SAFF、Nikolic SAFF、Kim SAFF和Jeong SAFF速度快,但在面积、功耗开销方面均有所提升,最大提升值可达50%。同样,正如上面所描述的那样,虽然Kim SAFF速度非常快(Kim SAFF的延时仅为23.46 ps),但其输出Q上存在毛刺情况,而Cinv SAFF的波形较为规整。

接下来,本文在以上8种SAFF的输出Q外接不同大小的电容负载来进一步分析和比较,结果见表2所列。从表2可以看出,电容负载的存在带来了SAFF延时和功耗的普遍增大,对SAFF结构输出Q的驱动能力有一定的影响。当然,电容负载的存在也将Con SAFF输出Q与QB的相互依赖性体现了出来,由于Con SAFF不对称的上升和下降延时,其在带负载的情况下具有较大的延时。Kim SAFF由于输出端的弱反相器对也产生了较大的延时和功耗;而所提Cinv SAFF表现良好,比较8种结构在带20 fF电容负载的情况下,相比于延时均值提升了11.8%,相比于功耗均值提升了19.95%。

表2 不同电容负载情况下相关SAFF的性能比较

此外,为了更好地展现Cinv SAFF的高频特性,本文在相同的条件下,分别使用250、500 MHz以及1、2 GHz的时钟频率进行HSPICE仿真实验,实验结果见表3所列。从表3可以看出,随着时钟频率的增大,Cinv SAFF的功耗也呈现增大的趋势,但延时基本没有变化,维持在40 ps附近。即便是在2 GHz的高时钟频率下,Cinv SAFF也没有出现波形失真,仍然保持良好的触发器特性,这足以说明其适用于高频环境。

表3 不同时钟频率下Cinv SAFF的性能比较

4 结 论

随着集成电路规模的不断扩大和时钟频率的增加,芯片的功耗问题日益突出,这就带来了对低功耗、高速触发器的迫切需求和必然趋势。本文在研究具有良好速度和功耗特性的基于灵敏放大器的触发器的基础上,提出了一种新型基于灵敏放大器的低功耗、低开销、高性能的触发器设计,即Cinv SAFF。详细的HSPICE仿真结果和对比数据表明,Cinv SAFF具有良好的触发器特性、输出波形规整且无毛刺,适用于高速操作。无论是在功耗、面积还是PDP方面,所提Cinv SAFF具有相当大的优势,同样在延迟方面也具有一定可比性。