应用于全数字锁相环的时间数字转换器设计

孙浩瀚

（合肥工业大学，合肥 230601）

随着对全数字锁相环的深入研究，其在电路集成领域上的卓越性能越来越引起了人们的重视。与此同时，全数字锁相环具有较高的可移植性以及较为卓越的鲁棒性。在应用到时间数字转换器的过程中，TDC整体会产生能够进行量化的噪声，对于噪声的处理即提升分辨率、减小量化误差以及增强测量数据的层次成为了后续相关人员的主要攻克领域。

本文的主要攻克难点为：在充分满足采样速率要求的前提下，提升测量范围及提升测量的分辨率。当全数字锁相环的整体环路处于开启状态时，TDC输入端具有较高且不稳定的信号幅度，而环路处于关闭状态时的信号幅度才会相对减小。但在此过程中，测量的分辨率仍处于较低的状态。本文将设计的基于游标门控环形振荡器的TDC具有粗量化和细量化两种不同模式，即使在环路处于开启状态时，信号幅度及信号波动都会相对较小，在仿真的过程中具有较为卓越的性能。

1 时间数字转换器整体结构

TDC主要由以下几部分组成：鉴频鉴相器、量化单元、模式判决器、多项计数器以及评估逻辑。

在信号进入PFD时，PFD将会根据信号的种类将信号分为开始信号以及停止信号，并将信号送至一位精度选择器中。此过程为以及量化的过程。而一位精度选择器将会把开始信号以及停止信号进行整合及再分类，进而生成快速（Fast）门控环形振荡器及慢速（Slow）门控环形振荡器信号。以及信号计数时钟的产生将由模式判决器决定，而模式判决器其自身亦是一个一位的TDC，此种迭代的过程能够将信号在评估逻辑中，顺利将信号专为易于存储的二进制码。

2 电路实现

2.1 游标门控环形振荡器（VernierGRO）

将单位延时单元的延时时间设为128皮秒，将多项计数器的最大技术值设为280。游标门控环形振荡器在环路处于开启状态时，具有较大的信号幅度，此时在模式判决器的输出为“0”位。而当TDC处于粗量化的工作模式中时，慢速门控环形振荡器信号对计数时钟进行开启的处理，使RST的信号处于高电位的工作状态，而一旦将TDC进行复位后，一个完整的量化周期记为结束。当环路处于关闭的状态时，此时在模式判决器的输出为“1”位，而快速门控环形振荡器将开始运作以追赶慢速新号，其中的延迟差值归零时，将对TDC进行二次复位的处理，以便顺利结束量化周期。

2.2 比较模块（ComparingBlock）

比较模块旨在描述及处理上述过程中快速信号对慢速信号的追赶过程。对输出结果的描述常用异或门和非门。如慢速信号呈周期性变化，用SR触发器能够大大降低对信号处理的过程中信号的敏捷度和灵活性。以至于将第N个周期的输出结果进行记录时，信号处于冻结的状态，此时能够对下一个量化周期进行更好的延迟差值的比较。

鉴于输出电位对于输入点位不敏感的情况，在最新的量化周期中，如果节点脉冲发生了“0”到“1”的偏转，比较器在后续的信号触发过程中亦不会报错。

2.3 1-bitdecision-select结构

一位精度选择器旨在提升TDC在环路处于锁定状态下的、细量化模式的测量范围。由于信号在环路开启和关闭的切换过程中具有极为不稳定的特点，为了防止信号跳出，一位精度选择器将会通过延迟单元的延迟差已实现较为良好的工作状态。而一位精度选择器的测量精度较高，而不同的制作工艺将会很大程度影响延迟单元的延迟变化。影响延迟单元的条件包括输入及输出的时间间隔、PVT带来的影响等。

3 鉴频鉴相器（PFD）

鉴频鉴相器中，CKV的频率始终处于动态变化的范围内，而TDC要求信号的输入必须超过停止信号上升期的上升沿。而PFD能够全程在信号转化的过程中对信号进行监测以及信号溢出或输入信号小于信号上升期的上升沿时的报错，加之两路输入信号频率的比较结果。

4 多项计数器（Multi-PhaseCounter）

多项计数器具有良好的异步复位功能，其组成部分包括六个二进制的计数器。每个计数器负责的工作均为在完成一整个量化周期后进行复位，而存储计数器的寄存器将会对计数器的异步复位过程进行感知，进而测量出快速信号与慢速新号相互追赶的时间差。本文将使用的是带有异步复位功能的TSPC寄存器，每一个栅极的控制均由传递而来的复位信号以决定。当输入信号为“0”时，计数时钟及其余输入信号将与TSPC的工作流程无关，而当RST处于较低电位时，此寄存器具有与其余寄存器相同的工作原理。