一种万兆以太网交换机时钟系统的设计

(1.武汉船舶职业技术学院, 湖北武汉 430050；2.中国电子科技集团公司第五十四研究所，河北石家庄 050081)

一种万兆以太网交换机时钟系统的设计

刁帅1王立莹2

(1.武汉船舶职业技术学院, 湖北武汉 430050；2.中国电子科技集团公司第五十四研究所，河北石家庄 050081)

本文针对万兆以太网交换机设计了一种时钟系统，介绍了以太网交换机的基本组成，通过AD9517芯片进行时钟硬件的设计，以及使用FPGA开展软件设计。

万兆以太网交换机；时钟系统；AD9517

随着互联网的高速发展，传统的以太网交换机在功能和性能已不能满足要求，而大容量、高性能、高安全等以太网交换机的需求日益增长，以太网交换机朝着高速化方向发展[1]。作为衡量网络性能的重要标准之一，速率是以太网交换机等设备发展的重要方向。为满足用户快速增长的需求，以太网速率从最初的百兆发展到千兆，再到万兆[2]。

目前，交换芯片已经完全能够满足大容量、高速率的交换，其软件功能和硬件结构也越来越复杂，同时，对影响系统稳定性的时钟系统也提出了更高的要求。首先，需要不同的高速电平用以满足芯片的各种功能。其次，芯片之间输送的时钟频率越来越高，时序要求也越来越高，时钟沿速率越来越快，噪声容限变得越来越小[3]。

要保证万兆以太网交换机的稳定运行，就需要提高整个系统的可靠性。因此，对以太网交换机的时钟系统的研究就非常有必要，本文从万兆以太网交换机的逻辑组成出发，讨论了万兆以太网交换机时钟系统的设计方法和设计过程。

1 交换机逻辑组成

万兆以太网交换机主要由以太网交换模块、CPU模块、FPGA、千兆以太网PHY芯片、万兆以太网PHY芯片及时钟模块以等组成，如图1所示。

图1 以太网交换机逻辑组成

以太网交换模块选用Vitesse公司的万兆以太网交换芯片VSC7460，最多可提供24x1GE+4x10GE端口。基于硬件的丰富和完善的OAM机制，可灵活配置的QoS，提供完善的服务区分机制。芯片内置IEEE 1588v2和同步以太网功能，可以实现精准的频率同步及时间同步[4]。千兆以太网PHY选用Vitesse公司的千兆以太网PHY芯片VSC8512，2片VSC8512可以对外提供24路千兆以太网[5]。万兆以太网PHY选用Vitesse公司的万兆以太网PHY芯片VSC8488，VSC8488通过连接万兆以太网光收发模块，可以实现2路万兆以太网光接口[6]。FPGA选用Altera公司的EP3SE50，实现逻辑控制、接口转换、电路板的初始化和维护控制功能等。时钟模块选用ANALOG DEVICES公司的时钟芯片AD9517，可以最多输出4对LVPECL、4对LVDS或8路CMOS电平时钟。AD9517支持SPI控制方式，时钟的配置可以通过不同的分频除法器，实现1150MHz～2650MHz频率范围及其1到32分频的LVPECL信号输出，1到1024分频的800MHz频率以下的LVDS信号输出，或实现1到1024分频的250MHz频率以下的CMOS信号输出[7]。

2 硬件电路设计

2.1 时钟电路设计

在时钟电路设计时，需要综合考虑各芯片对输入时钟的要求，如接入方式、耦合方式、电平逻辑及阻抗等，且在设计中需实现以上形式组合多变的复合设计。通过合理选择器件、电平匹配电路，实现电路的需求。

以太网交换机中交换芯片VSC7460需要1路156.25MHz LVPECL差分时钟；2片千兆以太网PHY芯片VSC8512需要2路125MHz CMOS参考时钟；万兆以太网PHY芯片VSC8488需要1路156.25MHz CML差分参考时钟；FPGA需要1路100MHz CMOS时钟和1路125MHz CMOS时钟。

我们通过选用1个时钟芯片AD9517、2个晶振和电平匹配电路组合，可以满足以太网板的时钟需求。1路晶振输出的100MHz CMOS时钟发送给FPGA，用作FPGA内部Nios II CPU参考时钟；1路晶振输出25MHz CMOS时钟发送给AD9517，用作AD9517的参考时钟；其余时钟通过AD9517和电平匹配电路组合输出。

AD9517的OUT0和OUT1各输出1路156.25MHz LVPECL差分时钟，OUT4、OUT4B、OUT5输出3路125MHz CMOS时钟。时钟电路组成如图2所示。

图2 时钟电路组成

2.2 差分信号电平匹配设计

2.2.1基本原理

常用的差分信号包括LVDS、PECL、CML等，不同的差分信号具有不同的直流偏置电压和信号摆幅。典型的差分信号互连由发送器、接收器以及外围的匹配电路组成，匹配电路又可以分为交流耦合(AC Coupling)匹配和直流耦合(DC Coupling)匹配。直流耦合就是直通，交流直流一起通过，并不去掉交流分量。交流耦合就是通过隔直电容耦合，去掉了直流分量[8]。

以太网交换机中涉及的差分时钟信号匹配包括AD9517与交换芯片之间的LVPECL与LVPECL的匹配，AD9517与万兆PHY芯片之间的LVPECL与CML的匹配。

2.2.2LVPECL到LVPECL

AD9517输出1路156.25MHz LVPECL差分时钟，交换芯片对应的时钟接口同样为LVPECL差分电平。两者之间的匹配采用直流耦合匹配，具体匹配电路如图3所示。

图3 LVPECL到LVPECL匹配电路

2.2.3LVPECL到CML

AD9517输出1路156.25MHz LVPECL差分时钟，万兆以太网PHY芯片VSC8488对应的时钟接口为CML差分电平。两者之间的匹配采用交流耦合匹配，具体匹配电路如图4所示。

图4 LVPECL到CML匹配电路

3 软件设计

3.1 FPGA设计

AD9517支持SPI接口实时配置功能，可以

使用SPI接口对芯片内部的寄存器进行读写访问，SPI接口由SDIO、SDO、SCLK、CS信号组成，接口支持单字节、多字节方式，并支持MSB和LSB格式，可以通过FPGA进行SPI时序逻辑控制实现。

FPGA设计通过Quartus II 9．1工具软件完成。首先根据系统功能确定片上系统组件：Nios II软核处理器、片内定时器、片内存储器RAM、SPI接口、异步串口UART、SDRAM接口、Avalon三态桥以及CPU接口。在SOPC Builder中添加SPI控制器、SDRAM控制器、UART控制器、定时器等。SOPC模块数字逻辑电路设计框图如图5所示。

3.2 Nios II CPU设计

Nios II CPU是采用流水线技术和哈佛结构的通用精简指令集计算机(RISC)处理器。其功能单元包括寄存器文件、算术逻辑单元、用户逻辑接口、异常控制器、中断控制器、指令Cache、数据Cache、指令和数据的紧耦合存储器及调试模块[9]；CPU时钟使用外部100MHz时钟输入；SDRAM接口用于连接外部SDRAM，用于运行时程序和数据的存储；SPI接口用于连接AD9517 SPI接口，实现串行数据的收发；UART接口为SOPC的调试串口，用于SOPC模块的维护控制。

图5 SOPC模块逻辑电路

软件设计采用Nios II 9.1工具软件基于MicroC/OS-II多任务实时操作系统实现，编程采用C语言。CPU软件主要包括SPI接口读写寄存器、SPI接口模式配置、VCO校准和参数配置等函数。软件配置AD9517的流程如图6所示。

图6 CPU软件流程图

通过Nios II CPU的AD9517初始化程序，实现AD9517的初始化配置，控制整个交换机内各主要芯片需要的时钟输出。

4 结 语

本文从万兆以太网交换机的逻辑组成出发，研究了以太网交换机的时钟系统的实现原理，分析了软硬件设计的实现过程，提出了时钟芯片软件配置方案，并最终给出了一种适用于以太网交换机的多种速率、多种电平的时钟系统。通过FPGA实现时钟芯片的配置，处理速度快、方便灵活、可扩展性好。该设计满足了万兆以太网交换机的设计需求，有着很好的应用效果。

1 Rich Seifert,Jim Edwards.The A11-New Switch Book:The Complete Guide to LAN Switching Technology Second Edition.Wiley Publishing,Inc,2008.

2 吴志美，张焕强，王军.社区网络与宽带接入[J].软件学报，2003(增刊):23-28.

3 俞一超，吴宪顺，庄晴光．基于AD9517-1的高速时钟系统稳定性设计与信号完整性分析[J]．天津理工大学学报，2015，31(5):16-20．

4 Vitesse Semiconductor Corporation,VSC7460 Datasheet.Revision 2.0[R].Vitesse Semiconductor Corporation,2010.

5 Vitesse Semiconductor Corporation,VSC8512 Datasheet.Revision 4.0[R].Vitesse Semiconductor Corporation,2011.

6 Vitesse Semiconductor Corporation,VSC8488 Datasheet.Revision 4.2[R].Vitesse Semiconductor Corporation,2013.

7 ANALOG DEVICES ComPany,AD9517-1ABCPZdatasheet.Rev.D[R].ALTERA ComPany,2012.

8 潘登，韩琳.关于高速差分信号匹配的研究[J].电子设计应用.2009(8):41-42,51.

9 ALTERA ComPany,Nios II process Reference handbook.Ver13.1.0[R].ALTERA ComPany,2014.

OnDesigningofaClockSystemforthe10GigabitEthernetswitch

DIAOShuai1,WANGLi-ying2

(1. Wuhan Institute of Shipbuilding Technology, Wuhan 430050, China; 2. China Electronics Technology Group Corporation, Shijiazhuang 050081, China)

This paper illustrates the design of a Clock System for the 10G Ethernet switches. It gives a brief introduction to the basic components of Ethernet switches in principle, and analyzes how to design the clock hardware by using AD9517 chip, as well as how to carry out the software design with FPGA.

10G Ethernet switches; Clock System; AD9517

TP39

A

1671-8100(2017)04-0048-04

2017-06-12

刁 帅，男，主要从事计算机应用方面的教学和科研工作。

(责任编辑：谭银元)