具有双重结构的多通道任意波形发生器设计

徐巧玉，李坤鹏，王军委

（1.河南科技大学机电工程学院，河南 洛阳 471003；2.洛阳银杏科技有限公司，河南 洛阳 471003）

具有双重结构的多通道任意波形发生器设计

徐巧玉1，李坤鹏1，王军委2

（1.河南科技大学机电工程学院，河南 洛阳 471003；2.洛阳银杏科技有限公司，河南 洛阳 471003）

直接数字合成（direct digital synthesizer，DDS）技术在输出高频信号时容易造成信号失真且杂散较大，限制其应用领域。通过对DDS信号杂散的分析，提出一种具有双重结构的多通道任意波形发生器设计方案，在DDS波形发生器的基础上增加数据顺序输出模块以弥补DDS信号的不足。采用FPGA构建DDS频率合成器，间隔输出波形数据，实现DDS信号输出；利用DDS频率合成技术产生数据顺序输出模块的数据输出时钟，通过改变数据输出时钟控制信号输出频率，最终达到信号输出且频率可调。实验表明：输出频率达到2MHz时DDS已经出现明显失真，而顺序输出模块则可以很好地还原实际波形，但DDS具有明显的频率调节优势，两者相互补充，具有较好的应用价值。

双重结构；直接数字合成；数据顺序输出；现场可编程门阵列

0 引 言

任意波形发生器广泛应用于数字电视、通信雷达、航空航天等领域。目前大多数任意波形发生器主要采用DDS技术实现，该技术从相位的角度出发进行频率合成，具有频率分辨率高、相位精确、频率捷变等诸多优点，其应用范围比较广泛。随着电子技术的发展及应用需求的提高，对信号质量的要求越来越高。由于DDS输出频谱中含有较多杂散分量，已经不能很好地满足一些特殊领域的应用需求。

为了改善信号质量，抑制DDS杂散问题，研究了多种抑制DDS信号杂散的方法。文献[1]提出一种改善杂散的DDS频率合成器设计，使用修正频率控制字和相位抖动技术，再结合延迟叠加方法，有效降低了幅度量化杂散和相位截断杂散；文献[2]采用抖动注入法和延时叠加法，在Matlab上进行仿真得到杂散低、失真小的波形。但这些方法对杂散只有一定程度的抑制，并不能完全解决DDS信号杂散问题。

为了得到更好的频谱输出，有关学者提出一种不同于DDS信号输出的数据顺序输出方案，该方案采用数据顺序输出的方式，利用DDS频率调节技术直接控制数据输出时钟频率以完成信号频率调节。由于该方法不需要相位累加器寻址波形查找表，因此不存在相位截断杂散等问题，相对于DDS的输出频谱具有更好的频谱特性，并继承了DDS频率调节高分辨率等特点[3]。但此方法受采样率的限制，输出频率不能很高，因此适用于对信号还原度要求较高的应用领域。

针对上述问题，本设计提出一种具有双重结构的多通道任意波形发生器方案。在传统DDS波形发生器上添加数据顺序输出模块，DDS波形发生器具有较好的频率调节特性，而数据顺序输出模块输出波形具有更好的频谱特性，根据各自特点应用于不同领域，具有较高的应用价值。

1 DDS工作原理及其杂散分析

DDS技术是从相位概念出发直接合成所需要波形的一种频率合成技术。直接数字合成器（DDS）由标准时钟源、相位累加器、波形存储器和D/A转换器等组成，如图1所示。

相位累加器由N位加法器与相位寄存器级联构成，时钟脉冲每触发一次，加法器将频率控制字与相位寄存器输出的相位数据相加，并将结果送至相位累加器的数据输入端，同时将数据的高M位用以寻址波形存储器[4]。相位累加器在时钟的作用下，不断对频率控制字进行线性相位累加，相位累加器在每个时钟脉冲输入时，把频率控制字累加一次，相位累加器的溢出频率即为DDS输出的信号频率。

DDS输出信号杂散源主要有幅度量化、D/A的非理想特性及相位截断3种。其中幅度量化和D/A的非理想特性主要由D/A芯片的性能决定。幅度量化杂散是由D/A有限分辨率引起的，因此输出为阶梯波，这将对输出信号引入幅度量化误差εD（n），设数据查找表数据位宽为D，寻址深度为N，K为频率控制字，幅度量化误差表示为

由取整函数int（·）的性质可知，误差函数是一个位于区间[]上的随机序列，概率密度服从均匀分布，大多数情况下幅度量化对信号频谱的影响可以归于白噪声[5]。

D/A的非理想特性主要包括动态非线性、静态非线性、有限分辨率及内部闪烁噪声等。D/A的非理想特性难于建模，不同器件性能各异，只能根据具体的器件参数分别考虑。而且D/A对输出信号频谱的影响跟相位截断效应和幅度量化误差比起来是很小的，只有在对信号频谱质量要求非常高的应用中才根据具体情况对其进行深入研究[6]。相位截断是相位累加器在每个参考时钟周期内没有将所有的相位信息发送给波形存储器而引起的，其杂散模型为

图1 DDS原理框图

2 总体方案设计及原理

该任意波形发生器总体方案设计如图2所示，主要包括主控模块、数据采集模块、DDS信号输出模块、数据顺序输出模块、模拟通道及人机交互模块。

图2 总体设计方案

主控模块作为整个波形发生器的控制核心，采用STM32F407作为主控芯片。该模块主要对其他模块进行整体控制，包括接收和读取波形数据，建立与FPGA的通信及数据传输，设置输出信号频率、幅度偏置等参数并控制人机交互界面显示和参数输入等。

数据采集模块主要完成波形数据的接收或提取波形文件，包括建立波形发生器与PC端的通信。本文采用高速USB设计，不仅使用方便而且具有较高的传输速率，快速接收来自PC端的波形数据；采用SDIO模式配置TF卡，相对于SPI模式具有更高的数据读写速率，利用FATFS文件系统，方便读取TF卡中的波形文件，获得波形数据。

DDS信号输出模块为该波形发生器的主体部分，基于FPGA构建DDS控制器，并利用FPGA中的存储单元建立数据查找表，在DDS控制器的控制下寻址波形查找表并输出数据，实现DDS信号输出。

数据顺序输出模块包括频率控制器、数据控制器以及数据缓存单元等，频率控制器产生信号输出时钟，数据控制器协调3个通道的数据请求，合理分配数据，实现波形数据顺序输出且频率可调。

模拟通道是信号调节的核心部分，主要以运算放大器及无源器件搭建放大电路和滤波电路对输出的模拟信号进行调理。

人机交互模块包括具有触摸功能的液晶显示屏（LCD）、显示驱动器及显示缓存等，基于FPGA构建液晶显示时序驱动，以RAM作为显示缓存，将接收到的图像数据根据显示时序实时输出至液晶显示屏上，完成图像显示。并通过触摸单元实现用户参数输入。

波形发生器工作时数据采集模块获取波形数据，通过STM32与FPGA之间的并行总线发送数据至FPGA，根据模式寄存器判断波形发生器的工作模式。DDS模式下将波形数据存入波形查找表中，然后主控模块发送频率控制字、相位控制字等参数至DDS信号输出模块，根据输入的各项参数，频率控制器产生相应的寻址数据，读取数据查找表输出DDS信号；若为数据顺序输出模式，则将波形数据写入SDRAM中加以缓存，发送频率控制字等参数至数据顺序输出模块，该模块的数据控制器调控3个通道的数据分配，最终根据输出时钟依次输出数据缓存单元中的波形数据，实现数据顺序输出。

3 DDS信号输出模块设计

DDS是利用信号相位与幅度的关系，对需要合成的信号波形进行相位分割，对分割后的相位值赋予相应的地址，然后按时钟频率以一定的步长抽取这些地址，同时输出相应的幅度值，这些幅度值反映了需要合成信号的波形[8]。

3.1 方案设计

DDS技术的实现依赖高速、高性能的数字器件。FPGA芯片具有速度高、规模大、可编程以及有强大的EDA软件支持等特性，十分适合实现DDS技术。本设计选用CycloneIV系列的EP4CE10F17C8N芯片作为频率产生及波形发生系统，利用其逻辑单元构建频率控制器，以内部存储资源建立波形查找表，不仅节省资源而且提高系统集成度。为了达到更高的频率输出精度，频率控制器采用48位的相位累加器，以外部10MHz高准确度时钟源作为系统时钟，经过FPGA的数字锁相环倍频得至100 MHz作为DDS控制时钟。DDS频率可以达到的分辨率为

3.2 DDS频率控制器设计

频率控制模块是DDS信号发生器的核心部分，以人机交互模块的触摸屏作为参数输入设备，并完成参数输入。主控模块根据输出频率及系统时钟频率计算频率控制字[9]，如下式所示：

式中：FTW——频率控制字；

fout——输出频率；

fclk——系统时钟频率；

N——累加器的位数。

考虑到该设计为3通道同步输出，且相位可调。因此对各通道的频率控制进行单独控制。每个通道拥有独立的相位累加器，该累加器作为该通道的DDS频率发生器。接收到48位的频率控制字并写进相应通道的相位累加器中，在100MHz的DDS时钟下循环累加，以每次的累加结果作为寻址波形查找表的依据。另外为了实现相位调节及同步输出功能，不能直接利用累加器的输出来寻址波形查找表，需在二者之间设置相位调节寄存器，以相位累加器的高位与相位调节寄存器相加的结果来寻址波形查找表，改变相位调节寄存器的值即可实现相位调节。同时为3个通道的累加器设计同步复位信号，收到复位信号或更新相位控制字时，累加器同时清零并重新累加即可实现3通道同步输出。其中相位控制字由下式得到：

式中：PTW——相位控制字；

P0——输出相位。

由式（5）可知，最大的相位调节范围为2π，寻址空间为12位，依此可计算相应的相位控制字[10]。相位控制字由主控模块计算得到，在频率控制字之后发送。频率控制器如图3所示。

图3 频率控制器

4 数据顺序输出模块设计

为了获得更好的输出频谱或更好地还原信号波形，设计数据顺序输出模块。该模块由大容量数据缓存器（SDRAM）、频率控制器、数据控制单器及数据缓存单元组成。

4.1 频率控制器设计

频率控制器结构如图4所示，为了得到精确的输出频率，频率控制器采用DDS频率合成技术得到所需频率，因此该模块中仍需要DDS内核，也就是相位累加器。为了减少资源浪费并降低系统复杂度，考虑到DDS信号输出模块与数据顺序输出模块是二选一的工作方式，因此2个模块共用相位累加器实现频率合成。与DDS信号输出不同的是该模块不再利用相位累加器的高12位来寻址数据缓存器，而是以相位累加器的溢出频率作为后续频率输出的系统时钟。由于该时钟由48位的相位累加器获得，因此输出频率可以达到很高的准确度。以该时钟作为地址发生器的控制时钟，累加产生数据缓存器的地址，顺序读取波形数据以达到波形输出。

图4 频率控制器结构

4.2 数据控制器设计

数据控制器主要由SDRAM控制器及数据仲裁器组成，如图5所示。SDRAM控制器驱动SDRAM进行读写操作，而数据仲裁器则根据各通道数据请求合理调控数据分配以实现波形正确输出。

图5 数据控制器

数据仲裁器作为数据调控的控制核心，主要实现3个通道数据存取调控功能，保证数据更新及输出互不干扰。在数据正常输出的同时还要确保数据正常更新，当某个通道改变输出波形，主控模块需重新发送波形数据，此时不仅要更新波形数据还要使后端的信号正常输出，因此需对读写的操作进行精细控制。为了使数据更新不影响波形数据输出，设置数据输出具有更高优先级，在保证数据正常输出的前提下进行数据更新。为了保证3个通道正常输出，需确保3个数据缓存器中的数据不中断。设计数据巡查单元以循环查看各个数据缓存器中的数据量，当数据量低于临界值时，仲裁器将向SDRAM控制器发送读请求，读取SDRAM中的数据进行补充，连续猝发读取对数据缓存器进行数据填充。

FPGA接收到波形数据首先写入FIFO进行缓存以匹配SDRAM的写入速度，在没有读数据请求时开始从FIFO读出数据写入SDRAM中。当对另外2个通道的数据缓存器补充数据时，则需使能与主控模块的之间的BUSY信号，主控模块停止发送数据；当数据补充完成，BUSY信号拉低，主控模块继续发送数据。虽然此方法对数据的控制较为复杂，但可以保证波形发生器的性能。

5 模拟电路设计

该波形发生器的设计指标输出频率为1 μHz～10 MHz，通带内允许起伏小于-3 dB，低通滤波器的截止频率要求至少为10MHz。通过分析切比雪夫、巴特沃斯和椭圆滤波器的特点，最终选择巴特沃斯低通滤波器，其通带内的频率响应曲线相比其他滤波器较平坦，对信号的衰减均匀，通带内对信号的相位误差影响较小。但该滤波器通带外的衰减较慢，为了使信号在通带的更大范围内接近于1，在阻带内更迅速接近于0，即振幅特性更接近于理想的矩形频率特性[11]。根据滤波器的振幅特性对阶数的关系及相关计算仿真最终选用7阶巴特沃斯滤波器。其电路如图6所示。

图6 滤波器设计

电路中电感电容的值通过查询巴特沃斯低通原型滤波器归一化原件值表获得，其中7阶参数如表1所示。

表1 归一化参数表（部分）

也可参考k阶巴特沃斯滤波器的考尔一型中电容电感的计算公式[12]得到：

解归一化得到实际电感和电容值[13]，即：

此时的Rs取100 Ω，一般电路是在匹配情况下工作，因此内阻和负载电阻相等。Ωc为滤波器截止频率。根据上述公式计算各电容电感值，再通过实验对参数值进行调整以达到最好的滤波效果，最终得到上述参数值。

6 实验分析及结果

为了验证该波形发生器的性能及输出频谱特性，首先对信号输出能力进行测试，搭建实验平台2路DDS输出频率为10MHz，满足设计指标，且波形平滑。

图7 输出频谱

借助示波器分别采集2种模式下输出的波形数据，利用Matlab对采集的数据进行仿真，仿真结果如图7所示，图7（a）为DDS模块输出频谱，可以看到除了基波频率之外还存在几条较大的杂散分量，这些杂散主要由相位截断引起，且位置符合式（2）所得结果。图7（b）为数据顺序输出模块输出频谱，由图所示数据顺序输出模块的频谱中只存在基底噪声，频谱相对较为纯净。通过对比2种方式的输出频谱，数据顺序输出具有更好的频谱质量。另外利用Matlab对2种模式的输出失真情况仿真，采用三角波输出，结果如图 8 所示，图 8（a）～图 8（c）分别表示输出频率为100kHz，1MHz，2MHz的波形。由图可以看出频率越高DDS输出信号失真越明显，而数据顺序输出信号则基本没有变化。

DDS波形发生器具有更好的频率输出特性，对频率调节要求较高的领域采用DDS信号输出，对波形质量要求较高的领域采用数据顺序输出模式，两者互相补充，可以满足更多的应用领域，具有较高的应用价值。

图8 波形仿真测试

7 结束语

具有双重结构的任意波形发生器设计同时拥有DDS输出及数据顺序输出功能。数据顺序输出模块采用数据顺序输出方式结合DDS频率调节技术，实现波形输出且频率可调的功能。与传统DDS技术相比较，该方法输出频谱更纯净并且继承了DDS技术的高分辨率及频率捷变特性。DDS信号输出模块弥补了数据顺序输出方案输出频率上限较低的问题，彼此优势相互补充。因此具有双重结构的多通道任意波形发生器具有较高的应用价值。

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（编辑：商丹丹）

Design of multichannel arbitrary waveform generator with dual structure

XU Qiaoyu1， LI Kunpeng1， WANG Junwei2
（1.School of Mechatronics Engineering，He'nan University of Science and Technology，Luoyang 471003，China；2.Luoyang GINGKO Technology Co.，Ltd.，Luoyang 471003，China）

DDS （direct digital synthesizer） technology is easy to cause signal distortion and spurious in the output of high frequency signal，which limits its application in some fields.Based on the analysis of DDS signal，a design of multichannel arbitrary waveform generator with dual structure is proposed.On the basis of the DDS waveform generator，the data sequence output module is added to make up the deficiency of the DDS signal.Using FPGA to build the DDS frequency synthesizer to output waveform data at intervals，which can achieve the DDS signal output.The data output clock of data sequence output module is produced by using DDS frequency synthesis technology.By changing the data output clock control signal output frequency，it can realize signal output and frequency adjustability.Experiments show that DDS has an obvious distortion at high output frequency 2 MHz，while the sequence output module can be splendid to restore the actual waveform， and DDS has obvious advantages in frequency regulation.They compensate each other's disadvantages to achieve a better application value.

dual structure； direct digital synthesis； data sequence output； FPGA

A

：1674-5124（2017）07-0072-06

10.11857/j.issn.1674-5124.2017.07.014

2016-12-21；

：2017-02-15

国家自然科学基金项目（51205108）；河南省高校重点科研基金项目（15A535001）

徐巧玉（1979-），女，河南洛阳市人，副教授，硕士研究生导师，博士，研究方向为嵌入式仪器仪表、工业测量等。