半导体芯片中等离子损伤解决对策

钟俊

（中国振华集团永光电子有限公司贵州贵阳550000）

半导体芯片中等离子损伤解决对策

钟俊

（中国振华集团永光电子有限公司贵州贵阳550000）

本文采用关闭通孔过蚀刻过程中的磁场和减小钝化层的高密度等离子体淀积中的溅射刻蚀功率的两种方式，有效地降低了芯片所受到的损伤。利用对这两处工艺的优化，使PID变得可控，有效保证了芯片量产的质量。

蚀刻；等离子体淀积；PID

引言

在生产实践中，一款OTP（一次可编程）产品上附有存储器，采用标准的0.18μm的流程一般会导致数据保持力不够的现象[1]。企业为了有效改善此种现象，将接触孔的蚀刻阻挡层部分由以前的UVSIN400A+SION200A变成了SIN400A。这虽然提高了OTP的数据保持能力，但是却恶化了PID性能。PID是指一种重要的代表工艺可靠性能的参数，其数值表示了芯片的等离子对芯片的损伤程度[2]。接触孔蚀刻阻挡层的变化会对PID产生影响，而由于SIN400A在抗等离子体损伤方面能力不足，所以极易导致PID性能的恶化。在改善PID整体性能的过程中，研究的工作重点在于接触孔部位在蚀刻之后的工艺流程。研究分析发现，通孔的蚀刻和钝化层的高密度部分的等离子体的淀积极易导致较等离子体损伤[3]，所以这两步工艺已经成为改善PID的重点所在。首先，采用蚀刻过程中的等离子体对于芯片的关键部位进行物理轰击，用来后续所需要的图形。整个蚀刻过程中，采用关闭磁场的方式减轻等离子体对于芯片的损伤，进而提高PID的性能。而钝化层的高密度部位的等离子体的淀积也会导致较等离子体的损伤。在进行溅射蚀刻时候经常会产生大量的等离子体，故减小溅射蚀刻时的功率同样能够提高PID性能。

1 现象的描述

在制造芯片的过程中，一般需要对芯片进行PID性能的测试，用来评估离子体对整个芯片的损伤大小。这里，首先需要说明一下PID的原理、对芯片的影响程度以及PID的测试方法。

PID指的是等离子体所引起的损伤程度。在研制半导体的过程中，无论任何等离子体的制造工艺都会导致MOS芯片的性能变差，最常见的工艺有离子注入技术、光阻的灰化技术、氧化物干蚀刻技术、高密度等离子体的淀积等等。等离子体不间断地累积于在栅格上，会导致较大的电势差，最终就会导致F-N隧穿电流的形成，进而损害到栅氧化物。

PID对器件所造成的诸多不好的影响：容易导致栅氧化物的漏电流增加；加速晶体管的阈值电压退化；缩短栅氧化物的生命周期；导致热电子效应变强；各个器件产生的噪音变强；各个器件的不匹配性和时序性变得不可预知。

半导体制造的过程中，位于切割道上的许多测试图形可以监测出所有的制造工艺能否在正常范围之内。通过两组测试图形对于PID性能进行必要的监控。其中，一个图形采用的是正常的器件，另外一个图形采用器件上方添加了一块金属层当作其天线，并以此收集等离子。将带有天线晶体管部分的阈值电压与正常情况下的晶体管相应电压做差，以此来分析PID的整体性能。设定ΔVT=Abs（VTof Antenna-VTof normal），若ΔVT的数值小于0.05V时，通常认为PID的性能是可控的。反之，则有必要改善PID的性能。

当采用SIN400A材料作为接触孔蚀刻的阻挡层时，芯片的PID的VT值并不稳定，其中多个点超过了0.05V这一数值。因此，利用SIN400A做阻挡层材料的PID VT很有可能超出标准值，相应的PID性能变差。

2 测试实验

2.1 对于通孔刻蚀工艺的改善

在通孔刻蚀的器件中普遍都存在磁场，而磁场的存在能使等离子体的能量提高，进而改善刻蚀工艺的性能。但在实际制造中，磁场加速的高能的等离子体更容易对栅氧化层造成损害。所以，研究人员尝试用关闭磁场的方式来减弱对芯片的影响。当关闭或减弱设备磁场时候，对同种规格的硅片进行蚀刻所需要的的时间由之前的的268s到了308s。借助切片图，能够看到工艺改善之后，其物理剖面是相一致的。

为检验工艺的改变对于芯片量产需要的影响，这里进行了变更IMD的厚度和通孔过蚀刻所用时间的实验。实验结果表明工艺改变的情况下，WAT（即对于硅片的可接受测试）中的通孔阻数值同最终的良率都是和与之前的工艺处理后的硅片是接近的。

2.2 钝化层的高密度部位的等离子体淀积

设计的芯片最上层的金属连线高度有3.3μm，所以为保证金属之间的绝缘物质能处于无间隙填充的状态，需要利用高密度等离子体淀积的办法隔绝3μm的氧化物。在原始的加工工艺中需要借助3个淀积来达到对钝化层所有氧化物的填充工作，每次能够淀积出1μm的氧化物，如此即可以实现绝缘。新工艺执行过程中，一般需要保证第一步的步骤是不变的，后面两步则需要做出改变，如此即可在实现隔绝的同时，有效降低对于PID的损害。

新工艺首是利用以前的工艺淀积出1μm的绝缘介质，然后，借助新的工艺方法进行后面的两步淀积，从而改善PID的整体性能，

观察得到的剖面图可知，经过多次优化得到的工艺中的剖面图和已有的原剖面形是相类似的，而且在整个金属最小部位的间距之中没有明显的空洞。借助WAT检测金属之间的隔绝能力和最后良率进行的比较，发现旧工艺的良率是97.88%，而新工艺的良率达到了98.02%，同时金属的隔绝电压保持不变，均为20V，这充分证明了工艺的改变改善了PID。进行了对钝化层淀积工艺的改变之后，PID的整体性能得到了改善，中间的所有测试点的隔绝性能得到提升，而且PID的损害变小。

3 结束语

在半导体制造，等离子损伤程度是评价一个芯片的可靠性的重要指标之一，它甚至直接影响到了芯片的使用寿命。这里，本文提出了有效降低PID的新的方法。采用关闭通孔的过蚀刻工艺中磁场方法，减小了整个蚀刻过程中，所有等离子体从磁场获得的所有能量，进而有效降低了芯片所受到的损伤，另一方面减小了钝化层高密度的等离子体溅射刻蚀过程中消耗的功率，同样减小了芯片所受到的损伤。最终，使PID的VT值降低到了可控范围之内，很好地满足了广大客户对芯片可靠性方面的要求。

[1]李国强，杨新杰.0.18μm BCD工艺平台LogicEE IP的数据保持力[J].电子与封装，2014，14（12）：25～28.

[2]金家富，胡骏，欧光文.等离子体清洗工艺对多芯片组件工序能力指数的影响[C].全国电子机械和微波结构工艺学术会议.2006.

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