基于JESD204B协议的相控阵雷达下行同步采集技术应用

陈　洋，俞育新，奚　俊(.中国船舶重工集团公司第七二四研究所，南京53; .海军舟山地区装备修理监修室，浙江舟山36000)



基于JESD204B协议的相控阵雷达下行同步采集技术应用

陈洋1，俞育新2，奚俊1
(1.中国船舶重工集团公司第七二四研究所，南京211153; 2.海军舟山地区装备修理监修室，浙江舟山316000)

摘要:多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题。提出了支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计方案。利用JESD204B协议的确定性延迟特性，只要保证通道间下行数据的相互延迟不超过一个多帧时钟周期，通过关键控制信号的设计和处理，通道间可以实现数据的同步，有效控制板内多片ADC之间进行同步采样，从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题。

关键词:JESD204B协议;同步;多帧数据缓冲与对齐;确定性延迟

0　引言

随着有源相控阵雷达向宽带高集成度发展，系统对数字TR组件提出了更高的要求，而重量轻、体积小、高带宽成为其重要发展趋势。传统的并行总线型ADC在实现高速、实时、多通道信号采集时，由于其通道集成度低，有大量的输出管脚，导致了PCB布线的难度和设计成本大大增加。而且此种ADC较大封装面积增加了数字TR组件的体积而影响组件的适装性。因此，用于数字TR组件的ADC小型化、多通道集成、串行化输出发展成为必然，典型的如ADI公司的AD9239和AD9250。

在数字相控阵体制中，下行多通道信号同步采样的重要性不言而喻。下行通道ADC输出延迟和数据传输技术中传输延迟的确定性设计是保持下行数据同步采集、相位差保持稳定的关键技术。根据AD9239手册描述，虽然其采样率、信噪比、输入带宽、输出数据形式等性能、参数都符合系统设计要求，但是芯片的关键参数项pipeline latency不具有典型值，即传输路径的延迟量不确定。这就不利于多通道下行数据的对齐。延迟量不确定性的致命弱点使得此类ADC无法胜任相控阵体制下的多通道下行数据链路任务。

本文提出一种基于AD9250采用JESD204B协议的相控阵雷达下行数据采集设计方法，有效解决了高带宽下的多通道模数转换的采集同步和数据下行对齐问题。

1　JESD204B协议和ADC设计方法

1.1 JESD204B协议概述

JESD204B是高速模数转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议。该协议由JESD204和JESD204A协议基础上发展而来，作为第3代高速串行转换器接口协议，具有前两代不同的优势。它能够确立系统中每个转换器的确定性延迟(图1)。JESD204B协议规定了3个设备子类，子类0向前兼容JESD204和JESD204A，不支持确定性延迟。子类1通过使用SYSREF的系统参考信号支持确定性延迟，用～SYNC控制信号使发送设备进入ILAS阶段。SYSREF信号决定了子类1的确定性延迟的精度。而子类2不使用SYSREF控制信号，仅仅通过对～SYNC信号的双重使用支持确定性延迟。因此，子类2的确定性延迟精度就由～SYNC控制信号的处理精度决定。在多转换器系统中，每条链路的确定性延迟可能较大或较小，具体取决于JESD204B通道路由的空间长度及其各自的延迟情况。

JESD204B接口的优势包括数据接口所需电路电路板空间减少，以及转换器和逻辑器件的封装更小。使用该标准，可以提高接口的速率，使之与转换器的高速采样率同步。该标准最初作为FPGA的通用接口，同时也应用于ADC与DAC设计中。

1.2支持JESD204B协议的ADC器件设计方法

AD9250是一款支持JESD204B协议的ADC器件，支持JESD204B子类0或子类1。AD9250和支持JESD204B协议的FPGA通过高速串行接口连接可以方便地实现TR组件的下行模拟信号数字化设计。AD9250集成了两片高速采样ADC，可以有效提高多通道TR组件设计的集成度。AD9250串行差分输出接口可以与Xilinx公司FPGA的GTX模块无缝相连，从而大大简化了PCB电路设计与硬件逻辑设计。

组件在设计过程中，采用子类1方式，FPGA输出关键信号SYSREF和～SYNC至AD9250，共同配合实现输入同步控制，实现多路AD9250的同步采样。

同步过程分3阶段完成:代码组同步(CGS)、初始化通道对齐序列(ILAS)和数据传输。

FPGA接收串行数据，利用支持JESD204B的软核完成协议解析与数据接收与时序对齐。

图1　确定性延迟示意图

2　设计实现

2.1设计结构

该数字化阵列雷达TR组件由8个通道组成，每个通道使用1个AD9250进行下行信号正交采样，如图2所示。

2.2关键同步控制信号设计

为保证多片ADC能同步采集数据，并充分保证通道间相位对齐，首先应保证各路ADC的时钟线以及信号线SYSREF等长。在系统设计中采用了时钟分配芯片产生9路时钟信号分别与8片ADC和FPGA中GTX的参考时钟相连。

SYSREF信号是多片ADC同步采样的关键控制信号，在设计中需要重点考虑。在Xilinx公司和ADI公司的推荐设计中推荐SYSREF信号最好由时钟产生芯片中产生，通过SPI方式来控制SYSREF的输出时的相位。频率和产生时刻以满足JESD204B的协议要求。但是，通过对JESD204B协议和AD9250的数据手册的研究，发现SYSREF只需要满足协议和输入时钟建立保持时间的要求，而没有抖动等要求。因此，在系统设计中使用FPGA产生SYSREF信号，这样最大的好处是减少时钟分配芯片数量及系统的复杂度，而且SYSREF信号的时序控制将变得更加灵活。

～SYNC信号的产生同样由FPGA完成。由于采用的是JESD204B的Class1，相比较于SYSREF信号，～SYNC的时序要求要小得多，只要通道间的～SYNC信号在一个多帧时钟范围内到达ADC就能满足设计要求。

2.3底层关键逻辑实现

项目中采用了Xilinx公司提供的JESD204B协议IP核实现ADC串行数据的解析工作。该IP支持Class0～Class2，最多支持8个Lane的通道绑定等特性。在具体实现时还需要考虑以下几个方面:

(1)复位逻辑需要有序进行，从ADC到逻辑的用户接口需要保持有序性;

(2)通过AXI4-Lite接口配置core参数需要跟使用的ADC相应的协议配置参数相关联;

(3)生成的GTX逻辑架构需要重新产生，参考时钟需要重新生成配置;

图2　下行链路同步采集系统框图

(4)多路SYSREF信号需要协调统一产生。SYSREF信号采用单个脉冲对齐方式，虽然AD9250支持单次、周期和带隙的SYSREF信号的对齐，但考虑到周期性的SYSREF信号的一个不利影响，就是可能会耦合到组件内部模拟接收前端，有可能恶化系统接收性能。多ADC的多帧时钟对齐是实现数据对齐的前提，必须调节SYSREF信号的偏斜至单时钟周期以内，使其在同一采样时钟域内被采样。SYSREF信号是ADC进入ILAS阶段的标志信号，某个ADC被采样的SYSREF滞后一个时钟意味着ADC所采样的信号亦滞后一个时钟采样点。这是系统设计不可接受的。在实现时采用采样时钟的下降沿来提供足够的相位裕量来满足由于PCB布线、引脚间的容性差异和FPGA布线差异带来的时序偏移。

2.4采样同步过程

JSED204B的Class1方式同步过程可以简要叙述如下(如图4所示)。当FPGA(RX Device)通过拉低ADC(TX Device)的～SYNC管脚来使ADC进入CGS阶段，请求同步，此时ADC会给FPGA发送控制(K)字符。当FPGA接收到至少4个K字符时就预示着链路是没问题的。此时FPGA和ADC一直等待SYSREF信号的到来。

当SYSREF信号到来时，多片ADC接收到数据同步请求，各ADC重新初始化多帧时钟信号(LMFC)，使其与SYSREF的相位保持一致，以达到同时采样的目的。同时，FPGA的LMFC是大致在SYSREF的7个时钟周期建立后建立的。FPGA在检测到多帧时钟后置位SYNC～信号。ADC(TX Device)检测到SYNC～信号置位后，在下一个多帧时钟到来后开始发送ILAS(initial lane alignment squence)。当FPGA接收到ILAS后，将数据存入弹性缓冲区，在下一个多帧时钟到来后释放弹性缓冲区。这样使得不同时间到达的数据通过弹性缓冲区后都具有一个多帧时钟周期的延时，以达到数据对齐的目的。在ILAS阶段，发送4个多帧数据(K字符+ ADC的JESD204B的配置信息)，在ILAS阶段之后就会开始发送ADC的数据(样本点)。如图4所示。可以看出，通道间的极限延迟不能超过1个多帧时钟周期。

3　实验结果

通过8功分器给8路的TR接收端馈入单频信号，通过FPGA捕获ADC传过来的数据，通过Matlab分析每个通道间的相位差。在测试中使用250MHz采样50MHz信号，这样的设置有利于快速辨别通道的初始相位的一致性。

测试结果:从两个方面来衡量系统的正确性，首先由于组件设计是正交采样，可以在单通道内部通过AD9250采样I/Q两路算出两路的初始相位是否差90°(忽略模拟端所产生的相位误差)。从测试的结果来看单个AD9250内的两个ADC能够同步采样。事实上，单个AD9250内的两个ADC共用一个SYSREF和～SYNC，其数据的同步输出不难理解。

其次，可以用同样的测试方法测出组件内部8个通道的ADC的输出相位，然后比较通道间的相位差，测试结果同样可以看出通道间信号采样是同步。

如图3，各通道信号采样具有相同的变化趋势，而通道间的差值是由模拟前端的接收电路造成的偏差。

图3　8通道数据采集波形图

图4　通道数据同步示意图

4　结束语

本文围绕如何实现多通道高速AD采样同步展开论述，从芯片的选型、JESD204B协议的应用，以及底层框架设计及控制信号的设置，实现了8通道数据采集的同步，并经试验证明该方法的可行性。该技术的工程实现适应了数字化阵列雷达对宽带数字收发组件的技术需求，为雷达探测波束扫描性能提供了很好的技术保障。

参考文献:

［1］JEDEC STANDARD.JEDEC solid state technology association，2012.7.

［2］AD9250 Datashet.Anology Device，2012～2013.

［3］JESD204B Webinar.Del Jones，2013.11.

［4］JESD204B转换器内确定性延迟解密.Lan Beav ers(ADI公司特约技术专家)，2014.6.

［5］JESD204B Xilinx/Anolog Devices AD9250 intero perability Report，DavidRamsay，Alan Mclntyre，Jason Coutermarsh.

［6］郭崇贤.相控阵雷达接收技术［M］.北京:国防工业出版社，2014.6.

Application of downlink synchronization acquisition technology for phased-array radar based on JESD204B protocol

CHEN Yang1，YU Yu-xin2，XI Jun1
(1.No.724 Research Institute of CSIC，Nanjing 211153; 2.Equipment service and supervision unit of the PLA Navy in Zhoushan，Zhoushan 316000，China)

Abstract:Multi-channel synchronous data acquisition is a key issue that needs to be resolved for the downlink data reception and processing of the digital phased-array radar.The combination of the ADC and the FPGA soft-core supporting the JESD204B protocol is designed.The multi-channel data synchronization can be realized through the design and processing of the key control signals as long as the mutual latency of the downlink data between channels has no more than one multi-frame clock cycle based on the deterministic latency signature of the JESD204B protocol.The problem of the phase consistency caused by the downlink data acquisition for the digital phased-array radar can be resolved through the synchronous sampling between the multi-chip ADCs of the effective control board.

Keywords:JESD204B protocol; synchronization; multi-frame data buffer and alignment; deterministic latency

作者简介:陈洋(1982-)，女，工程师，硕士，研究方向:数据接口技术;俞育新(1966-)，男，高级工程师，研究方向:舰载武器系统;奚俊(1982-)，男，工程师，硕士，研究方向:信号处理技术。

收稿日期:2015-04-10;修回日期:2015-04-20

文章编号:1009－0401(2015)02－0038－04

文献标志码:A

中图分类号:TN958.92