基于DDS+PLL一种快速跳频频率合成电路的设计与实现

王战永

1 引言

频率合成技术在现代通信中的应用越来越广，由于其在电子设备中的关键作用，常被喻为电子设备的“心脏”，因此在实际应用中，频率合成技术在频段覆盖、换频时间、相位噪声、杂散、抗干扰能力等方面要求越来越高。本文结合DDS（Direct Digital Synthesizer，直接数字式频率合成器）具有频率转换快、分辨率高、相位噪声低以及PLL（Phase Locked Loop，锁相环）具有工作频率高、频谱质量好的优点，提出一种基于DDS+PLL的快速跳频频率合成电路设计[1]。

2 原理

DDS+PLL频率合成器原理框图如图1所示。

由图1可知，DDS+PLL方案比一般的PLL回路增加了1个DDS环节，VCO的一路输出fvco经过分频后作为DDS的参考时钟clkref，可知DDS的输出频率fdds与其输入的参考时钟clkref的关系为：

，0≤FTW≤2N-1 （1）

其中，FTW是频率控制字；N是相位累加器的长度。当环路锁定时，DDS的输出频率fdds与参考晶振的频率相等，相位累加器的长度N是由选定器件决定的已知参数，当要求输出某个频率fvco时，只需要对FTW根据上面的关系式进行相应的控制即可。

DDS+PLL方案将DDS和PLL优点相结合。此方案采用了DDS分辨率高的特点，鉴相频率不受射频输出信道间隔的限制，解决了PLL的频率分辨率和换频时间之间的矛盾。DDS对PLL合成的重大改善在于其系统的相位噪声性能主要决定于参考晶体振荡器。而PLL解决了DDS频率上限不够、高功耗等问题，同时回路的窄带滤波降低了DDS的杂散及近端相位噪声[2-3]。

3 电路指标要求与设计

3.1 指标要求

（1）输出频率：30—1 000MHz；

（2）相位噪声：≤-75dBc/Hz@10kHz；

（3）杂散：≤-50dBc；

（4）跳频速度：≤500μs；

（5）输出功率：16dBm±3dB。

3.2 方案设计

方案原理框图如图2所示。

图2中，参考信号使用19.2MHz的温补晶体振荡器（TCXO），参考信号分为两路。一路供给PLL1作为其参考时钟，PLL1输出频率为定点2 300MHz，滤波之后经过放大、衰减后作为混频器射频信号；另一路供给PLL2作为其参考时钟，PLL2输出频率为定点400MHz，定点400MHz的信号作为DDS的工作时钟，DDS输出信号频率为36.5—56.875MHz。DDS的输出信号经过带通滤波器滤波之后供给PLL3，PLL3的输出频率为2 330—3 300MHz，其输出频率作为混频器的本振信号与PLL1所产生的射频信号混频产生所需的30—1 000MHz信号。

本电路中PLL1和PLL2是单点频率输出，在系统启动初始化后，PLL1、PLL2分别锁定在2 300MHz和400MHz，只要通过更改DDS的控制字，改变其供给PLL3的频率即可使PLL3锁定在所需要的频率。

（1）PLL1电路设计

PLL1电路产生频率为2 300MHz的固定频点信号，作为混频射频信号。本电路选择AD公司的一款高性能集成锁相环芯片ADF4360-1。ADF4360-1主要由数字鉴相器、电荷泵、计数器和双模前置P/（P+1）分频器等组成。由于其内部有集成锁相环，因此只需在外部设计合适的环路滤波器就可以得到所需的输出频率。环路滤波器采用AD公司提供的sim PLL软件进行仿真，依照软件提示，逐步设定相应参数即可。ADF4360-1功能框图如图3所示。

（2）PLL2电路设计

PLL2芯片采用AD公司的ADF4360-8。ADF4360-8由可编程参考计数器、数据寄存器、功能锁存器、压控振荡器、相位比较器、锁定检测器及电荷泵等组成。工作参考时钟最高位250MHz，输出频率范围为65—400MHz，其输出功率可调且控制简单。工作时，对ADF4360-8加电配置顺序位为：工作时钟→计数锁存器→数据锁存器→功能锁存器。如果配置顺序不对，可能会导致器件工作异常。ADF4360-8功能框图如图4所示。

（3）PLL3电路设计

PLL3电路选择AD公司的ADF4107。ADF4107由数字相位/频率检波器、充电泵、可编程计数器、前置配置器、分频器等组成，其需要外部的VCO和环路滤波器组成锁相环。PLL3电路输出频率范围为2 330—3 300MHz，其输出信号将作为混频电路的本振信号。ADF4107功能框图如图5所示。

（4）DDS电路设计

DDS电路设计选用ADI推出的低成本、低功耗的直接数字频率合成AD9956芯片，其具有以下特点[4]：

◆将DDS的跳频、调相技术和PLL的上变频能力结合起来，使DDS性能有效地映射到UHF领域；

◆工作时钟可达400MHz；

◆14位高速D/A，无杂散动态范围好（80dB@

160MHz），相位噪声低（≤-135dBc/Hz@1kHz）；

◆48比特的频率控制字，分辨率可达百万分之一赫兹；

◆采用串行I/O控制方式，串行速率可达25Mbit/s；

◆核电压为1.8V，端口电压为3.3V。

AD9956功能框图如图6所示。

本方案采用400MHz作为DDS的工作时钟。DDS电路输出为频率覆盖36.5—56.875MHz的扫频信号。DDS输出信号将作为PLL3的激励信号，该信号的频谱纯度决定着整个电路输出信号的质量，所以该信号的输出频谱纯度非常重要。endprint

DDS的输出频带和PLL的频率步进是一对矛盾共同体，综合两者利弊选择合适的DDS输出频带带宽和PLL的频率步进，才能使其输出信号频谱达到需要。

4 测试结果与分析

4.1 输出功率测试

使用频谱仪测试其输出幅度，测试结果如表1所示：

表1 输出幅度测试结果

频率/MHz 幅度/dBm

30 17.3

100 17.5

200 18.3

300 15.7

400 15.0

500 15.2

600 16.3

700 14.8

800 14.5

900 13.8

1 000 13.5

从表1中的数据可知，输出幅度满足指标要求。

4.2 相位噪声及杂散测试

相位噪声及杂散测试结果如表2所示：

表2 相位噪声及杂散测试结果

频率/MHz 相位噪声（dBc/Hz） 杂散/dBc

偏离1kHz 偏离10kHz 偏离100kHz

30 -79 -84 -96 <-60

500 -81 -82 -98 <-60

1 000 -75 -82 -98 <-60

从表2中的数据可知，相位噪声及杂散满足指标要求。

系统的杂散来源有很多，由于鉴相频率较高，环路滤波器能很好地抑制鉴相泄漏引起的杂散，所以系统的杂散主要由DDS部分引起。DDS杂散谱线的位置和幅度都具有确定性，在输出频率不变时，工作时钟频率越高，杂散距主频的距离也越大；在同一时钟信号下，不同的输出频率产生的杂散点也不一样。倍频后杂散主要由PM部分引起，与PM直接相关的是DDS相位累加器的长度，DDS的SFDR（Spurious Free Dynamic Range，无杂散动态范围）与其相位累加器的关系：相位累加器每增加1位，则SFDR提高6dB，需选用具有较高的相位累加器长度的DDS。环路滤波器对DDS部分呈高通特性，需要选择合适的环路带宽。由于DDS输出的杂散与系统时钟、输出频率有关，因此可以通过改变其系统时钟或者输出频率来抑制系统的杂散。

也可以用如下方程方便快捷地表示PLL的噪声性能。在环路带宽内，有以下关系：

相位噪声=（1Hz归一化鉴相器噪声）+10log（比较频率）+20log（反馈支路分频比N） （2）

由公式可知，fvco一定时，鉴相频率增加1倍，鉴相器的噪声增加3dB，但是分频系数降为N/2，所以实际带内相位噪声改善3dB（鉴相频率增大，PLL的白噪声改善，但是1/f 噪声并未改善，1/f 噪声对PLL近端的相位噪声贡献不能忽略），也就是相同的输出频率，鉴相频率越高，带内相位噪声就越好；当鉴相频率相同，而输出频率增加1倍，则带内相位噪声增加6dB，这与实际测得的相位噪声基本相符。

4.3 换频时间测试

换频时间测试如图7所示：

图7 换频时间测试

由图7可知，系统的换频时间约为416μs，满足指标要求。

5 结论

本文结合DDS与PLL的优缺点从原理上进行分析，由此提出并设计了一种快速跳频频率合成电路设计的方案。通过测试证明，电路输出满足指标要求。虽然本方案取得了一定的成果，但由于时间和经验的原因，扫频源输出的功率平坦度不是太好，环路锁定时间还不够快，将来还需持续改进。

参考文献：

[1] 孔京，郭黎利，战兴文. 直接数字频率合成技术在跳频通信中的应用[J]. 应用科技， 2001（9）： 13-15.

[2] 李衍忠，蔡英杰，向敬成. DDS谱质分析及其杂散抑制研究综述[J]. 现代雷达， 2000（4）： 33-38.

[3] 高泽溪，高成. 直接数字频率合成器（DDS）及其性能分析[J]. 北京航空航天大学学报， 1998（5）： 615-618.

[4] Analog Device公司. AD9956数据手册[P].

[5] 白居宪. 低噪声频率合成[M]. 北京： 国防工业出版社， 1988.endprint