基于CPLD 的数字示波器设计

赵雨虹，高 辉

(郑州铁路职业技术学院，河南 郑州 450052)

0 引言

在仪器仪表和测量领域中，示波器扮演着非常重要的角色。测量领域中对测量仪器的要求越来越高，传统的模拟示波器存在很多的不足，比如功能单一、精度比较低等等，已经不能满足科研领域的应用。近年来，数字存储示波器开始被广泛应用。市场上的数字示波器虽然可以大大提高测量精度，但是存在价格贵、携带不方便、不能实现在线升级等缺点，为了解决这些问题，文章提出了使用CPLD 开发数字存储示波器，可以把整个系统集成到CPLD 芯片上，在大大降低成本的同时，还具有测量精度高、携带方便和可在线升级的优点。

1 系统总设计

系统总体设计如图1 所示。

数字示波器系统主要由SOPC 系统、ADC 模块、时钟产生模块等组成，系统数据输入和显示控制由按键系统完成，测试结果的输出通过液晶显示模块TFT 进行显示。CPLD 模块主要完成数据的存储和处理［1］。控制器选用MSP430 单片机，其主要的功能是控制信号调理模块，另外还控制按键输入和A/D转换。

图1 数字示波器系统总体设计

2 系统硬件设计

2.1 时钟分频电路设计

根据数字示波器的测量需要，数据采集系统需要的测量范围是非常宽的，所以通过CPLD 设计了分频器，这样就可以根据需要很好地采样频率，也就是采集到的数据非常准确。此模块是在软件Quartus Ⅱ环境下通过VHDL 语言编写完成。此模块能对100MHz 的时钟信号进行分频，这样就可以很好的满足ADC 采集的需要。具体的编写模块如图2 所示。

图2 分频电路设计

2.2 FIFO 模块设计

此模块在 CPLD 芯片上进行设计，软件Quartus Ⅱ环境下通过VHDL 语言编写完成。FIFO的存储量是1024B。此模块主要是把ADC 采集的数据进行存储。在ADC 系统开始采集时，此系统就可以进行存储数据［2］。具体的编写模块如图3 所示。

图3 FIFO 模块设计

3 系统软件设计

整个系统在软件Quartus Ⅱ环境下通过VHDL语言编写完成，整个系统主要完成的任务是人机交换、信息提示、系统启动和系统复位，图4 是具体的软件流程。此系统主要由时钟产生系统、TFT 系统等构成［3］。

图4 系统总体流程图

4 测试结果和结论

4.1 测试结果

测量输入的标准噪声的峰-峰值是1.72mV。100kHz 方波信号的电压值是0.308V，测量的误差是0.69%，具体的测试结果如表1 所示。

表1 扫描速度测试

垂直灵敏度测试，测试的标准信号是10kHz，具体的测量结果如表2 所示。

4.2 结论

此数字示波器系统通过CPLD 实现，整个系统的数据存储和处理都是通过一个CPLD 芯片完成［4］。测试结果表明，测量数据误差小，整个示波器体积小，具有很好的应用空间。

表2 垂直灵敏度测试

［1］张伟，张安堂，肖宇.基于改进的CORDIC 算法FFT 的复乘及其FPGA 实现［J］.电子技术引用，2011，37(4):51-54.

［2］王德胜，康令州.基于FPGA 的实时图像采集与预处理［J］.电视技术，2011(3):88-91.

［3］周霏霏，徐岩.基于有功与无功相对大小的变压器励磁涌流鉴别新方法［J］.电力系统保护与控制，2011(19):69-72.

［4］毕卓，戴益君.全定制CORDIC 运算器设计［J］.计算机工程与科学，2011，33(10):64-69.