基于AD9739的信号产生器设计与实现

徐晓瑶，陈　艳，张建峰

(中国电子科技集团公司第36研究所，嘉兴 314033)

基于AD9739的信号产生器设计与实现

徐晓瑶，陈艳，张建峰

(中国电子科技集团公司第36研究所，嘉兴 314033)

摘要：提出了一种以现场可编程门阵列(FPGA)作为信号处理的核心、AD9739作为数模转换(DAC)信号产生器的软硬件设计，给出了系统的软硬件设计框图和接口设计。实验证明该设计可用于直流(DC)~1.85 GHz的宽带和窄带信号产生器,降低了设计的复杂性、成本和功耗。

关键词：现场可编程门阵列；信号产生器；AD9739

0引言

随着电子技术的发展，信号产生器广泛应用于民用和军用的各个方面，尤其是宽带信号产生器对于雷达通信、雷达对抗、通信对抗等具有重要意义[1-2]。

在传统的信号产生器中，受限于数模转换(DAC)芯片的工作频率，输出信号的频率比较低，需要至少一次混频或倍频才能得到高频率的信号。随着半导体技术的飞速发展，DAC芯片及信号处理的现场可编程门阵列(FPGA)工作频率不断提高，DAC芯片的最高采样率甚至可以超过4 GHz。根据奈科斯特采样定理，最高输出的信号频率可以达1 GHz，但是1 GHz以上的信号产生仍需要至少一次频率变换才能够实现。

本文设计的信号产生器利用Xilinx公司XC6VLX240T的FPGA作为信号处理的核心,最高数据转换率为2.5 GHz的AD9739作为DAC芯片，直接射频输出，产生从第一到第三奈科斯特区间的宽带信号。利用AD9739实现直接由数字信号转换为模拟信号，减少了上变频的环节，产生高频率的多载波信号。该设计方案设计简单，理论上可以实现DC~3 GHz频带范围内的信号产生，本方案实际测试可以实现DC~1.85 GHz频带范围内的信号产生，使“软件无线电”中射频信号直接输出[3]的方式得以实现。

1信号产生器设计结构

信号产生器的结构如图1所示，主要由时钟产生电路、高速DAC电路、信号处理FPGA及电源电路等部分构成。

时钟产生电路将外部标准频率源输入的10～100 MHz时钟信号变频为DAC芯片的采样频率，并将采样频率八分频后送入FPGA，作为信号处理FPGA的时钟。高速DAC电路主要实现将FPGA送入的数字信号进行数模转换，在DAC芯片输出端实现电压转换及阻抗变换。信号处理FPGA主要完成各种目标样式(或调制)的数字信号产生，并将产生的数据发送给DAC芯片。电源电路为信号产生器的各个部分提供稳定可靠的电源。

图1　信号产生器的设计框图

2AD9739的主要特点和功能

AD9739是一款14 bit DAC芯片，采用CMOS工艺技术制造，最高采样率达2.5 GSPS，内部有2个14 bit低压差分信号(LVDS)输入端口[4]。AD9739采用双通道双倍数据速率(DDR)数据传输模式，1/4 DAC采样速率的数据时钟，在数据时钟上升沿和下降沿均触发转换，输入数据速率为1/2时钟速率，每个通道数据最高速率1.25 GSPS。

AD9739具有片上控制器，通过串行外围接口(SPI)来进行配置和寄存器访问，简化了系统集成。片上控制器能在大温度变化范围内管理内部和外部时钟域接口，从而保证数据从FPGA到DAC内核的正确传输。多芯片同步、输出电流控制功能等可以通过SPI控制片上控制器对应寄存器来实现。

AD9739内核采用的四相开关结构，使得输出具有归零模式(RZ)、非归零模式(NRZ)等工作模式，可实现宽带信号直接射频输出能力，是一款高速高性能RF数模转换器。AD9739输出电流的调节范围在8.66~31.66 mA，芯片功耗在2.5 GSPS采样时才1.16 W。

3接口设计

3.1　时钟电路设计

DAC输出的无杂散动态范围(SFDR)、相位噪声等指标直接受输入时钟的相位噪声指标的影响，因此一个良好的时钟源对于AD9739输出的性能指标有重大意义。本方案中AD9739的工作时钟由HMC1034与ADCLK914联合提供。

HMC1034是Hittice公司推出的全集成的频率合成器，具有出色的相位噪声性能。HMC1034内置片上压控振荡器(VCO)与锁相环(PLL)，支持137.5 MHz～4.4 GHz范围内的连续调谐，支持整数小数分频。HMC1034完全可以提供AD9739需要的最高到2.5 GHz范围内的采样时钟频率，系统可以通过合理配置选择，使AD9739的输出射频信号在DC～3 GHz的频率范围。

AD9739输入的时钟交叉点和标准低压差分信号(LVDS)及低压正反射极耦合逻辑(LVPEL)有明显差别，需要使用ADCLK914来调整时钟交叉点，形成高压差分信号(HVDS)。ADCLK914是一款ADI公司的超快型时钟/数据缓冲器，最高时钟频率可以达到7.5 GHz，具有110fs(fs为采样频率)的随机抖动性能。

3.2　FPGA接口设计

为保证FPGA生成的数据传输到AD9739接口端与数据时钟输入(DCI)相位对齐，尽可能保证低的抖动、偏移和码间干扰，FPGA必须提供与数据同步的频率，为DAC采样时钟的1/4。

由AD9739的采样时钟分频输出数据时钟输出(DCO)信号，DCO信号输入到FPGA内部并串转换器(OSERDES)模块，作为OSERDES模块的工作时钟。OSERDES模块将FPGA的基带成型后的I路数据和Q路数据合二为一，以LVDS模式输出。

DCI时钟产生方式和数据产生的方式相同，即产生一个010101…的数据当作DCI信号，并经过OSERDES模块作为数据时钟使用。

4软件设计

4.1　片上控制器软件设计

AD9739的片上控制器配置内容较复杂，需要配置延时控制器(MU)寄存器、数据接收机初始化寄存器和同步寄存器等。本系统中，不需要实现多片芯片的同步功能，主要需要配置MU寄存器和数据接收初始化寄存器。

AD9739上电后，首先配置复位、SPI模式和输出模式等寄存器，再配置时钟输入的MU寄存器。AD9739是通过MU控制器控制延迟锁相环来优化数字和模拟接口实现数字、模拟2个时钟通道的配合。模拟时钟抖动恶化最小，直接进入DAC内核，数字时钟进入一个可编程的延迟链，输出作为数字部分主时钟，所有其他的数字时钟均由其产生。延迟链的延迟由MU控制器控制，通过SPI配置改变0x26～0x29寄存器的参数设置,实现MU斜坡和相位设定，从而优化2个时钟域之间的延时并跟踪变化(跟踪模式)，保证数据正确传输。等待不少于80×103个数据时钟周期后，读取0x2A寄存器的值。如果为0x01，则表明MU寄存器已经锁定。

图2　MU控制器

MU寄存器锁定后，关闭同步寄存器，开启数据接收机控制器，接收机控制器就进入搜索模式，自动调整采样DCI和数据输入的时钟延迟，来寻找与DCI时钟最近的上升沿。通过设置DCI采样窗口(寄存器0x13=0x72)及Rx控制器，从而保证延迟锁相环(DLL)锁定和跟踪，采样时钟处于输入数据的中间，达到最优采样。等待不少于67.5×103个数据时钟周期后，读取0x21寄存器的值。如果为0x09，则表明接收机控制器已经锁定。

图3　DCI采样窗口

图4展示了AD9739片上控制器软件配置的流程图。

图4　配置流程图

4.2　信号产生软件设计

信号处理FPGA是系统软件设计的核心部分，实现各种数字基带信号产生、窄带和宽带信号样式生成、拦阻信号样式生成和多目标信号样式生成功能，主要由数字基带模块、任意波发生器和OSERDES模块组成。

数字基带模块主要用来产生各种数字调制信号(如二进制相移键控(BPSK)、正交相移键控(QPSK)等)和模拟调制信号等。基带码元经过符号映射、脉冲成型、Farrow滤波器、多相滤波和内插等匹配到采样率相对应的数字信号；基带存储器里存储的基带波形(如幅度调制、频率调制等)经脉冲成型、Farrow滤波器和内插等产生模拟调制信号。

为了满足系统对目标信号越来越复杂的要求，本系统设计了任意波发生器，用于生成特殊的信号。上位机或者其他设备将数字波形注入到本系统中。同时，多个数字控制振荡器(NCO)产生的多相、多路输出与任意信号发生器数字调制速率匹配。任意信号发生器的多载波信号既可以单独与NCO进行混频，也可与数字调制进行混频，通过选择器，实现将任意波发射信号和带调制的目标信号进行叠加。信号产生软件框图如图5所示。

图5　信号产生软件框图

OSERDES模块是将多路并行数字信号进行并串转换，产生数据输入的随路时钟，并将转换后的数据和时钟送入DAC芯片。

5系统测试

在外标频输入为100 MHz、采样频率2 GHz的情形下，分别测试了正常和混频2种模式系统的杂散及相位噪声的性能。系统工作在正常模式时，其输出频率范围为30～500 MHz，并且为了实现系统匹配，设计了6 dB的Π型衰减器，实现和后端电路的匹配。

测试发现在整个测试带宽内杂散优于60 dB，带内平坦度在2 dB。图6是输出频率在300 MHz的频谱，杂散指标优于60 dB。图7是输出BPSK的调制信号的频谱。

图6　正常的模式输出100 MHz点频信号

图7　正常的模式输出BPSK信号

系统工作在混频模式时，其输出频率范围为1 400～1 850 MHz，同样为了实现系统匹配，设计了10 dB的Π型衰减器，实现和后端电路的匹配。测试发现在整个测试带宽内杂散优于60 dB，带内平坦度在2 dB内。图8是输出频率在1 830 MHz的频谱，杂散指标优于55 dB。图9是BPSK的调制信号的频谱。

图8　混频模式输出1 830 MHz点频信号

图9　混频模式输出BPSK信号

6结束语

本文提出了一种基于FPGA与AD9739结合、产生宽带信号的电路，减少了滤波、放大、混频和本振设备，极大简化了信号产生器的方案，目前已在多个型号获得应用。本方案采用了可配置的时钟芯片HMC1034，接受10～100 MHz的外标频输入，通过

软件配置的方式改变采样时钟，使系统的应用范围获得极大的扩展。

经过测试，信号的杂散和相位噪声指标与采用上变频的方案相当，并可以通过FPGA程序加载的方式快速灵活地配置各种信号，实现了软件无线电中的射频数字化。设备的可扩展性高，价格大幅度降低，可靠性显著提高，具有成本低、开发周期短、体积小和功能易于扩充等优点。

参考文献

[1]王猛，吕卫祥.基于高速D/A AD9739的宽带信号产生[J].雷达与对抗，2011,31(4)：55-58.

[2]唐大伟，吴琼之，孙宁霄，金兆健.基于高速D/A AD9739 2.5GSPS的宽带信号源[J].电子设计工程 2013(10)：45-47.

[3]杨小牛，楼才义，徐建良.软件无线电原理与应用[M].北京：电子工业出版社，2001.

[4]ADI Corporation.AD9739 datasheet[EB/OL].http://www.analog.com/zh/digital-to-analog-converters/high-speed-da-eonverters/ad9739/products/product.html,2013-03-21.

Design and Realization of Signal Generator Based on AD9739

XU Xiao-yao，CHEN Yan，ZHANG Jian-feng

(No.36 Research Institute of CETC，Jiaxing 314033，China)

Abstract:This paper presents a kind software and hardware design taking the field-programmable gate array (FPGA) as the signal processing core and using AD9739 as the signal generator of digital to analog conversion (DAC),presents the software and hardware design diagram and interface design of system.Experiment proves that the design can be used for direct current (DC)~1.85 GHz wideband and narrowband signal generator,which reduces the complexity,cost and power consumption of design.

Key words:field-programmable gate array;signal generator；AD9739

收稿日期:2014-12-08

DOI:10.16426/j.cnki.jcdzdk.2015.03.026

中图分类号：TN911.7

文献标识码：A

文章编号：CN32-1413(2015)03-0095-04