一种基于多核嵌入式系统的TD-LTE同步校正方法*

郭丽强,陈发堂

(重庆邮电大学 重庆市移动通信技术重点实验室，重庆400065)

LTE技术凭借OFDM[1]和MIMO[2]等诸多先进技术在无线通信中取得领先优势。在LTE发展中，TD-LTE在继承了LTE先进技术的基础上实现了数据的高速传输和系统吞吐量的提高等，其在减少系统时延的前提下使上行速率达到了50 Mb/s。但是与先进国家相比，国内的TD-LTE还处于未成熟的起步阶段[3]，很大一部分原因是在国内还没有一套针对TD-LTE终端和网络端射频一致性的硬件测试平台。

TD-LTE系统对通信同步性要求非常严格，一旦同步性问题发生，整个系统就会崩溃。所以同步性问题是TD-LTE发展的关键。关于同步性问题的解决方法的文献有很多，但大多都仅限于自相关同步法[4]、互相关同步法[5]和混合同步法[6]等算法解决方案，本文就不再详述，转而根据嵌入式系统实时性高和控制能力强等优点，提出了通过ARM、DSP、FPGA等处理器协调工作由ARM处理器的GPMC[7]实现TD-LTE系统实时性校正的方法。该方法复杂度很低，稳定性很高，非常适合在基于ARM、DSP、FPGA多核架构的系统中应用,对该方法进行仿真和分析并在TD-LTE射频仪表硬件平台中反复进行测试，实验结果验证了该方法的有效性。

1 TD-LTE射频一致性测试仪表系统简介

TD-LTE射频一致性测试仪表主要是针对LTE终端和网络端的射频测试方法，通过硬件方面的射频开关设备和软件方面的完整测试软件实现TD-LTE和TDSCDMA互操作条件下的射频测试功能。TD-LTE射频一致性测试仪表硬件平台整体架构如图1所示。

图中ARM+DSP双核架构中ARM芯片具有丰富的应用模块与接口，功能上负责为射频一致性测试仪表搭建硬件平台以及实现MAC[8]层之上的协议栈各层任务，与DSP芯片进行数据交互的方式为双端口RAM(简称DP-RAM)。各射频测试功能模块与FPGA芯片相连。文中所介绍的实现帧号与子帧号同步校正的模块GPMC正是基于图中的ARM+DSP芯片。在ARM+DSP异构双核系统[9]中ARM核为主处理器，DSP核为辅处理器，主处理器负责辅处理器的电源域控制、复位控制以及入口点的设置等。处理器间通过邮箱中断或硬件自旋锁实现通信。

GPMC是基于双核处理器芯片的可控制多种存储设备的通用存储控制器,对于存储设备，GPMC通过灵活的可编程模式特点配置产生相应的控制时序,不但为TDLTE射频一致性测试仪表系统的存储设备提供较多的类型选择而且是实现TD-LTE帧号与子帧号等同步校正的硬件基础。

GPMC模块在结构上包括6部分：互联总线接口、地址译码器、GPMC编译器、片选配置器、访问引擎、缓存、错误校正引擎及外部设备接口。对于整个硬件平台，GPMC模块提供总大小为512 MB的连续地址空间，但是ARM处理器和DSP处理器由于采用不同的MMU对内存地址进行相应的映射，相对于两处理器的地址范围可能不同。此512 MB地址空间可被分为8个独立的片选，每个片选有独立的起始地址与片选大小，但是每个片选大小必须大于16 MB且小于256 MB。

在TD-LTE射频一致性测试仪表系统中，帧号与子帧号的同步性会随机地发生错误，造成系统参数异步以至系统崩溃，极大地影响了TD-LTE通信系统的稳定性，所以本论文通过嵌入式系统独立地对TD-LTE的通信同步性进行校正。在测试仪表系统中，由于GPMC片选0已被选作NAND Flash作为启动代码和应用程序存储设备，所以选择片选1作为DP-RAM。

图1 TD-LTE射频一致性测试仪表硬件平台整体架构

2 原语与帧同步

LTE项目是第三代移动通信技术的演进，继承并增强了第三代移动通信的空中接入技术。LTE具备两种双工模式：时分双工TDD(Time Division Duplexing)和频分双工。但是由于时分双工具有诸如更好地利用频分双工无法利用到的零碎的频段，提高了频谱利用率。TDD用时间来分离接收和发送信道。TDD的帧结构如图2所示,由图可知TDD帧结构的一个无线帧分为两个长度为5 ms的半帧，每个半帧由5个长度为1 ms的子帧组成,包括4个普通子帧和1个特殊子帧。普通子帧由两个0.5 ms时隙构成,特殊子帧由 3个特殊时隙 UpPTS、GP和 DwPTS组成：GP是TDD上下行转换的保护间隔，UpPTS用于上行信号的发送，DwPTS用于下行信号的发送。

图2 LTE-TDD帧结构

TDD模式有一个劣势就是对于通信时间的要求方面非常严格，但通过引入嵌入式实时系统能很好地解决此问题。由于该测试仪的实现是基于LTE的TDD模式，协议标准的各个层都需要基于LTE的帧号和子帧号来开展工作，所以协议栈须与其他层保持实时同步，即同时处于同一个帧的同一个子帧上。

在TD-LTE射频一致性测试仪表系统帧号与子帧号的同步校正中，采用嵌入式系统处理方式。在传统模式中，由FPGA芯片每1 ms通过GPIO提供一个脉冲给ARM和DSP芯片，ARM和DSP处理器接收到此脉冲后便产生一个IRQ中断，ARM处理器通过此中断对子帧号和帧号进行计数统计，每次统计后向各自处理器代码执行区(DDR2)写入更新后的帧号与子帧号以供物理层和协议栈读取，但由于ARM和DSP处理器间的中断处理机制不同以及不可避免的硬件原因等，两者之间的帧和子帧会随机地出现不同的情况，造成系统的非同步性错误，虽然概率不大，但一旦发生就会造成整个系统瘫痪。对此，通过异构多核嵌入式系统由共享存储区实现同步校正。

原语交互时需要确保配送的原语能完好无损地传送给接收方，故本次配送的原语不能被下次配送的原语破坏。为了方便原语解析，在原语交互时应该对原语的类型进行分类，即将数据原语与控制原语分开发送。所以在射频一致性测试仪表测试系统中把用于共享存储区的DP-RAM分为8个区，其中读写各 4个区，读写 4个区中有两个分区分别为数据原语和控制原语区，在数据原语或控制原语的两个区之间通过乒乓机制实现数据高效率读写。在实现数据和控制原语分开处理的功能时，通过设置相应功能的标志位来实现，例如read_style_flag1和sread_tyle_flag2分别为读原语数据时的数据原语区和控制原语区标志位，read_flag5和write_flag6分别为原语数据的读和写标志位，在实现乒乓机制时通过设置E_flag7与O_flag8实现对两个相同性质的RAM区读写数据，这两个标志位分别决定即将读写的DPRAM乒乓块，其中E_flag7为偶次读写标志位。

图3 同步性校正总体方案

根据以上机制在处理协议栈到物理层之间的原语发送或接受时的具体过程如下：首先发送端若是发送数据原语,先把write_style_flag6与write_style_flag4置位以通知接收方所发原语为数据原语类型，当发送原语为偶数次时把o_flag7置位，奇数次时把j_flag8置位，以决定乒乓机制中对RAM块的读写选择，在发送原语数据结束后通过向DP-RAM特定的地址写数据触发中断，接收方响应中断，此时，先判断flag3和flag4以判断发送方所发生的原语类型，判断原语类型后根据乒乓机制便可从相应的RAM块中读取原语后再清除中断，至此发送端到接收端的原语交互结束。

测试仪之前帧号与子帧号是通过FPGA芯片分别给ARM处理器和DSP发送子帧中断。ARM端与DSP端中断处理函数中对帧号和子帧号进行统计计数，统计后的数据写往各自对应的DDR2代码区由物理层或协议栈读取。针对由各种原因引起的协议栈与物理层之间非同步性造成的问题，结合TD-LTE射频一致性测试仪表硬件平台特点，采用由FPGA给ARM处理器和DSP处理器分别发送子帧中断以对帧号和子帧号统计计数，然后由ARM处理器对帧号和子帧号进行校正的方案。该方案中DSP端在与协议栈协商后把其统计的帧信息写入到DP-RAM，由于在所有的帧中，子帧号1是没有分配特殊任务的，所以每一个帧的第1号子帧系统都由ARM处理器通过GPMC控制的DP-RAM读取之前DSP统计的帧信息以校正帧号和子帧号，所以在协议栈校正帧号与子帧号前DSP处理器必须把物理层的帧信息写入DP-RA。其整体过程如图3所示。

3 测试结果及分析

由于协议栈与物理层两端帧信息是由其对应的ARM和DSP处理器所得，所以其同步信息可由ARM与DSP两端的子帧中断处理波形图(如图4)所验证。

图4 ARM与DSP端子帧中断处理波

图中通道0两个脉冲的间隔为1 ms,与FPGA发送子帧脉冲的时间是一致的，波形表示DSP端接收到的FPGA发送的子帧脉冲后产生子帧中断，每次产生中断后电平拉高后马上拉低，在中断中对子帧号和帧号进行统计计数。通道1波形图中有脉冲和矩形波，脉冲是ARM端接收到FPGA发送的子帧脉冲后产生子帧中断(同理DSP端)所致，矩形波为协议栈在所对应的子帧中处理信息所致。由图可知，通道0和通道1的脉冲是上下一致的，则DSP和ARM端子帧号与帧号的子帧中断处理是同步的，所以帧号与子帧号同步。

本文根据TD-LTE系统的需求和射频一致性测试仪表硬件平台特点，通过基于ARM+FPGA+DSP的嵌入式系统解决了原语数据实时交互和帧号、子帧号同步性问题，在TD-LTE系统中物理层与协议栈间的同步性解决方案中有较大参考价值。以上设计过程均已实现为程序代码并在Code Composer Studio 5.2中经过编译调试和测试板验证，所得结果均与理论值一致。本方法在较大地提高了TD-LTE系统通信的稳定性前提下满足了TD-LTE射频一致性测试仪表的系统需求并应用在其中。

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