一种低功耗系统芯片的可测试性设计方案

徐太龙，鲁世斌,2，代广珍，孟 坚，陈军宁

一种低功耗系统芯片的可测试性设计方案

徐太龙1，鲁世斌1,2，代广珍1，孟 坚1，陈军宁1

(1. 安徽大学电子信息工程学院安徽省集成电路设计实验室，合肥 230601； 2. 合肥师范学院电子信息工程学院，合肥 230601)

低功耗技术，如多电源多电压和电源关断等的应用，给现代超大规模系统芯片可测试性设计带来诸多问题。为此，采用工业界认可的电子设计自动化工具和常用的测试方法，构建实现可测试性设计的高效平台。基于该平台，提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明，该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计，并成功地在自动测试仪上完成各种测试，组合逻辑和时序逻辑的扫描链测试覆盖率为98.2%。

可测试性设计；低功耗；系统芯片；内建自测试；电源关断；多电源多电压；扫描链

1 概述

随着半导体技术的发展，芯片的集成度逐步提高，越来越多的功能模块被集成在同一个芯片上，形成系统芯片(System-on-chip, SoC)[1-2]。芯片复杂度的提高导致半导体测试成本逐步上升，占生产总成本的40%以上，从而影响芯片的量产时间和上市时间[3-4]。在早期设计阶段进行可测试性设计可以有效地提高系统芯片的可测试性，降低测试难度和成本，同时方便进行芯片的验证测试和失效分析，提高产品的质量和良率[5-6]。因此，可测试性设计成为超大规模系统芯片设计和实现中不可或缺的重要组成部分[7]。

目前，功耗成为超大规模集成电路设计中除面积和时序之外日益关注的因素。多电源多电压(Multi-supply Multi- voltage, MSMV)和电源关断(Power Shut-off, PSO)等低功耗设计技术被广泛地用在便携式系统芯片中以减小功率消耗[8]。这些方法的采用给系统芯片的可测试性设计带来了挑战[9-10]。针对这些挑战，本文采用Synopsys公司的Eclypse低功耗解决方案，基于Galaxy平台，并选用工业界认可的相关电子设计自动化(Electronic Design Automation, EDA)工具构建高效的低功耗系统芯片可测试性设计实现平台，提出一种实现包括扫描链设计(Scan Design)、嵌入式存储器内建自测试(Memory Built-in Self-test, MBIST)和边界扫描设计(Boundary Scan Design, BSD)的可测性设计方案。

2 低功耗系统芯片

本文实现的多电源多电压和电源关断低功耗设计芯片如图1所示，由5个电源区(Power Domain, PD)构成，PD_TOP是工作电压为1.8 V的顶层电源区，PD1和PD4的工作电压为1.2 V，PD2和PD3的工作电压为1.8 V。在正常功能模式下，有3种功耗模式(Power Mode, PM)：PM1(所有的电源区都开启)，PM2(PD_TOP和PD2开启，PD1、PD3和PD4关断)和PM3(只有PD_TOP开启，其余的电源区都关断)。功耗模式控制器(Power Mode Controller, PMC)用于控制3种功耗模式的切换。信号test_en控制功能模式和测试模式的切换，test_clk为测试模式下的时钟信号，信号ps_en和iso_en分别控制电源区电源的开关和隔离逻辑的功能。目前，工业界有CPF(Common Power Format)和UPF(Unified Power Format)[10]2种描述低功耗意图的格式文件，用于指导EDA工具实现低功耗系统芯片。

图1 本文实现的低功耗设计芯片

设计图1所示的插入扫描链、存储器内建自测试和边界扫描等可测试性结构时，必须考虑以下6点：

(1)保证插入的可测试逻辑不影响正常功能的功耗模式。

(2)为了充分利用自动测试仪的资源和带宽提高测试速度，各扫描链中扫描寄存器的数量应该平衡。

(3)电源开关、电平转换逻辑和隔离逻辑不能影响测试功能。

(4)测试信号必须从芯片的输入引脚进入，从芯片的输出引脚观察测试结果。

(5)在测试模式下，自动测试仪能直接控制功耗模式控制器的工作状态。

(6)电子设计自动化工具的选择及其数据交换管理。

3 可测性设计方案

3.1 测试模式下测试仪对功耗模式控制器的控制

芯片在正常工作模式下，3种功耗模式均有电源区关断，处于关断区的扫描链和存储器不能被正常地测试，需要创建一个所有电源区都开启的测试功耗模式(PM_TEST)，即在该模式下，测试仪能直接控制电源开关和隔离逻辑的使能信号ps_en和iso_en，使芯片所有的电源区开启、隔离逻辑功能失效，测试信号能在电源区之间传输。因此，在常开(always on)电源区PD_TOP中插入一个测试访问状态机，如图2所示，一旦信号test_en有效，测试访问状态机产生的信号覆盖功耗模式控制器的输出信号。

图2 测试模式对功耗模式控制器的控制

3.2 电子设计自动化工具的选择和数据交换

电子设计自动化工具的选择和工具之间的数据交换是实现整个测试方案的关键环节。基于Synopsys的Eclypse低功耗解决方案，采用UPF描述低功耗意图，以Synopsys的Galaxy平台为主体，组合Mentor Graphics的EDA工具构建的实现测试方案的高效EDA平台如图3所示。

图3 低功耗可测试性设计实现流程

输入为UPF文件、带有电源信息的库文件pg.db和用硬件描述语言(Hardware Description Language, HDL)在寄存器传输级(Register Transfer Level, RTL)描述芯片的文件。利用Mentor Graphics公司的MBISTArchitect和BSDArchitect软件在RTL级分别插入存储器内建自测试和边界扫描设计电路。利用Synopsys公司的Design Compiler和可测试性设计DFT Compiler完成综合、扫描触发器替换D触发器和扫描链的缝合。使用Synopsys公司的TetraMAX软件生成自动测试模式生成(Automatic Test Pattern Generation, ATPG)并用VCS软件完成所有测试电路的前仿真和后仿真。

3.3 存储器内建自测试

整个芯片中有8个单端口嵌入式静态随机存取存储器(Static Radom Access Memory, SRAM)，2个位于电源区PD _ TOP中，6个位于电源区PD4中。电源区PD4是电源关断和低电压区，进出该区的信号线需要插入隔离逻辑和电平转换器件。为了减少插入这些器件的数量和降低对芯片时序的影响，在PD4中插入一个内建自测试控制器，用于控制位于该区中的6个SRAM。在PD_TOP中插入一个内建自测试控制器，用于控制位于该区中的2个SRAM。整个过程使用Mentor Graphics的MBISTArchitect软件读入综合后的网表，插入测试逻辑。2个控制器之间采用串行测试，属于同一个控制器的存储器共用测试结果标志信号fail_h以减少插入的测试逻辑。测试使能信号test_h、测试结果标志信号fail_h和测试完成信号tst_done均由边界扫描测试的JTAG接口移入和移出，如图4所示。采用march2和checkerboard测试算法完成测试。

3.4 边界扫描测试

边界扫描测试又称JTAG，通过在芯片的输入/输出端口(PAD)插入边界扫描单元和控制逻辑构建一个边界扫描寄存器实现对芯片间信号连接的测试。它通过测试访问端口(Test Access Port, TAP)输入指令和测试数据，通过观察边界信号完成芯片板级测试。采用Mentor Graphics的BSD Architect软件实现边界扫描测试逻辑的插入，同时在测试访问端口中插入一个移位寄存器实现对存储器内建自测试信号的控制。最终实现的边界扫描测试结构如图4所示。

图4 边界扫描测试结构

3.5 扫描链测试

采用Synopsys的DFT Compiler实现扫描链的插入。由于在前面插入了内在自测试和边界扫描测试逻辑，因此要读入UPF文件检查和补插电平转换逻辑和隔离单元。进入测试功耗模式PM_TEST时，所有的电源区PD都处于开启状态，为了平衡扫描链的长度，节省自动测试仪的存储空间和测试时间，采用混合电源区的方式创建扫描链，并允许扫描链穿越不同的时钟域，同时采用扫描链压缩技 术[11-12]，使每条链的寄存器个数为200。为了减少测试时由于扫描链移位引起功能逻辑翻转而产生的功耗，在部分扫描寄存器的输出端插入了或门或与门禁止组合逻辑的无用翻转[13-14]。控制每条扫描链尽可能少地穿越电源区，以插入最少的电平转换逻辑和隔离单元。使用TetraMax生成自动测试向量，产生的测试向量中内部向量数为2 596个、基本扫描向量数为2 184个、快速顺序向量数为412个，芯片的总故障(total faults)数量为2 104 736，这些测试向量的测试覆盖率为98.02%。

4 实验结果与分析

基于如图3所示的高效电子设计自动化工具平台，采用中芯国际0.18 μm CMOS工艺实现了图1所示的低功耗系统芯片，其芯片显微照片如图5所示。封装后采用图6所示的测试平台，该图片来自网络。测试流程为直流参数测试、交流参数测试、扫描链测试、存储器内建自测试、边界扫描测试、功能测试和功耗测试。完成自动测试仪测试板开发和测试程序的调试后开始批量自动测试，测试时钟频率为10 MHz，即扫描时钟为100 ns，压缩后扫描链的长度为200个寄存器，测试向量数为2 596个，所以完成扫描链的测试时间约为52 ms，存储器测试时间约为108 ms，边界扫描测试耗时可以忽略不计，机械手耗时约1.5 s，系统芯片测试平台的费用为每小时100美金，所以一颗芯片的测试成本约为0.05美元。对芯片进行了量产级测试，存储器内在自测试和边界扫描测试电路工作正常，测试结果满足工程应用的要求。

图5 系统芯片的显微照片

图6 系统芯片测试系统

5 结束语

本文针对低功耗系统芯片可测试性设计的问题，构建了高效的电子设计自动工具实现平台。基于该平台，提出了一种实现包括扫描链设计、存储器内建自测试和边界扫描测试的可测性设计方案。该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计。实验结果表明，该方案可行，具有实用性。下一步的研究方向是基于该方案降低测试模式下的功耗。

致谢感谢东南大学国家专用集成电路系统工程技术研究中心的蔡志匡博士在芯片制造和测试方面给予的技术支持。

[1] 葛鹏岳, 黄考利, 连光耀, 等. SoC测试性设计和验证方法关键技术研究[J]. 仪表技术, 2010, (3): 62-64.

[2] 陆盘峰, 魏少军, SoC设计方法学和可测性设计研究进展[J]. 微电子学, 2004, 34(3): 235-240.

[3] 胡明明, 王小力. SoC芯片可测性设计策略的实现研究[J]. 电路与系统学报, 2011, 16(2): 56-61.

[4] Wang L T, Wu Chengwen, Wen Xiaoqing. VLSI Test Principles and Architectures: Design for Testability[M]. San Francisco, USA: Morgan Kaufmann Publisher, 2006.

[5] Dong Xiang, Ye Zhang. Cost-effective Power-aware Core Testing in NoCs Based on a New Unicast-based Multicast Scheme[J]. IEEE Transactions on Computer-aided Design of Integrated Circuits and Systems, 2011, 30(1): 135 -147.

[6] Sato Y, Wang Senling, Kato T, et al, Low Power BIST for Scan-Shift and Capture Power[C]//Proc. of the 21st Asian Test Symposium. [S. l.]: IEEE Press, 2012: 173-178.

[7] Czysz D, Rajski J, Tyszer J. Low Power Test Application with Selective Compaction in VLSI Designs[C]//Proc. of IEEE

Test Conference. [S. l.]: IEEE Press, 2012: 1-10.

[8] Keating M, Flynn D, Aitken R, et al. Low Power Methodology Manual for System-on-Chip Design[M]. [S. l.]: Springer, 2007.

[9] Idgunji S. Case Study of a Low Power MTCMOS Based ARM926 SoC: Design, Analysis and Test Challenges[C]//Proc. of IEEE International Test Conference. Santa Clara, USA: IEEE Computer Society, 2007: 1-10.

[10] Chickermane V, Gallagher P, Sage J, et al. A Power-aware Test Methodology for Multi-supply Multi-voltage Designs[C]//Proc. of IEEE International Test Conference. Santa Clara, USA: IEEE Computer Society, 2008: 1-10.

[11] Anshuman C, Krishnendu C. Low-power Scan Testing and Test Data Compression for System-on-a-Chip[J]. IEEE Tran- sactions on Computer-aided Design of Integrated Circuits and Systems, 2002, 21(5): 597-604.

[12] 蔡志匡, 黄 凯, 黄丹丹, 等. Garfield系列SoC芯片可测性设计与测试[J]. 微电子学, 2009, 39(5): 593-596.

[13] Patrick G. Survey of Low-power Testing of VLSI Circuit[J]. IEEE Design and Test of Computers, 2002, 19(3): 80-89.

[14] Butler K M, Jayashree S, Atul J, et al. Minimizing Power Consumption in Scan Testing: Pattern Generation and DFT Techniques[C]//Proc. of IEEE International Test Conference. Njinda, USA: IEEE Computer Society, 2004: 355-364.

编辑 顾逸斐

A Testability Design Scheme for Low Power Consumption System-on-Chip

XU Tai-long1, LU Shi-bin1,2, DAI Guang-zhen1, MENG Jian1, CHEN Jun-ning1

(1. Anhui Provincial IC Design Laboratory, School of Electronics and Information Engineering, Anhui University, Hefei 230601, China; 2. School of Electronic and Information Engineering, Hefei Normal University, Hefei 230601, China)

The low power design technologies such as Multi-supply Multi-voltage(MSMV) and Power Shut-off(PSO), present many challenges for the testability design of modern very large scale integration System-on-chip(SoC). Based on the efficient implementation platform constructed by using the industrial electronic design automation tools and the widely used testability methods, a testability design scheme that includes the scan chain, memory built-in-self-test and boundary scan is proposed. Experimental results show that the scheme can efficiently, conveniently and accurately complete the testability design of low power consumption SoC, and works correctly in automation test equipment. The test coverage of combinational and sequential logic scan chains is 98.2%.

testability design; low power consumption; System-on-chip(SoC); built-in-self-test; Power Shut-off(PSO); Multi-supply Multi-voltage(MSMV); scan chain

1000-3428(2014)03-0306-04

A

TN47

安徽大学青年科学研究基金资助项目(KJQN1011)；安徽大学青年骨干教师培养基金资助项目(33010224)；安徽省高校优秀青年人才基金资助项目(2012SQRL013ZD)；安徽省高等学校省级自然科学研究基金资助项目(KJ2012B143)。

徐太龙(1982－)，男，讲师、博士，主研方向：信号处理，超大规模集成电路设计；鲁世斌、代广珍，讲师、硕士；孟 坚，副教授、博士；陈军宁，教授、博士。

2013-01-28

2013-04-03 E-mail：xutailong@ahu.edu.cn

10.3969/j.issn.1000-3428.2014.03.065