低功耗测试矢量生成技术的研究

徐桂娟，郜 明

（贵州大学 理学院，贵州 贵阳 550025）

随着大规模集成电路工艺技术的发展，特别是在系统芯片（System On a Chip，SOC）中集成的晶体管数量越来越多，集成度日趋增大，芯片功耗已经成为集成电路设计领域一个不可回避的关键问题。内建自测试（Built-In Self Test，BIST）技术是目前SOC可测试性技术的主要方法，它使电路本身产生测试信号，自行检查测试结果，因而在硬件电路中需增设测试信号发生器、输出响应分析器和测试控制器3部分来完成自测试功能。一般来说，芯片有正常和测试两种工作模式。但是因为测试矢量间的低关联特性，使得在测试期间电路中节点的翻转活动率增加，导致测试时的功耗通常会显著高于正常工作时的功耗。研究表明芯片在测试阶段的功耗是正常工作状态下功耗的两倍之多[1-2]。目前，低功耗测试技术的研究还不成熟，基本上处于蓬勃发展的学术研究阶段。降低测试期间的功耗是学术界和工业界研究的热点问题。因此研究实用的可测试性设计中降低功耗的一些关键技术和方法，对于促进我国IC设计业发展具有很重要的现实意义。

1 功耗分析

通过研究可知，在COMS电路中，功耗的来源包括4种：功能跳变、短路电流、竞争冒险和漏电流[3]。具体可分为动态功耗和静态功耗两类。

静态功耗主要是由于衬底漏电以及亚阈值导电特性造成的电能消耗。但由于CMOS结构的互补对称性，同一时刻只有一个管子导通，因此它相对较小；而动态功耗是电路工作时状态发生改变而产生的，它主要由3个部分组成：电路瞬间导通引起的短路功耗、逻辑翻转引起的功能跳变、通路延时引起的竞争冒险功耗。短路功耗是由于输入信号不是理想的方波，在输入信号上升或下降的过程中会出现NMOS管和PMOS管同时打开的时刻，形成一个从电源到地的通路，消耗电能。功能跳变功耗是由电路在开关过程中对负载电容充放电所产生的。竞争冒险功耗是电路由于出现竞争冒险所带来的额外能量损失。在当前的CMOS电路中，动态功耗是主要功耗。

为了分析被测电路中的动态功耗情况，我们可以从以下数学的表达式中了解其基本构成及主要影响因素。

每次开关电路节点i所消耗的功耗为：

其中，VDD为电源电压，Ci为节点i的输出电容。

在一个周期中，节点i上功耗可估计为：

式中，Si是一个周期内节点i翻转的次数。

若连接到超过一个门的节点，电路具有较高的寄生电容，电容Ci与节点的扇出系数Fi成正比，即Ci=C0Fi。所以在CMOS电路中，计算一段时间内电路节点i所需的能量公式为[4]:

式中，C0为单位输出的负载电容。由于电源电压VDD和单位输出负载电容C0是定值，所以节点i所消耗的能量Ei仅与（Si·Fi）成正比，由此可以用（Si·Fi）来衡量该节点所消耗能量的大小，并将Si与Fi的乘积Si·Fi称为节点i的加权翻转活动因子（Weighted Switching Activity，WSA），可用于估算电路的功耗。对于两个连续输入的测试矢量TPk=（Vk-1，Vk），电路总的WSA为：

式中，i包括电路中所有节点的个数，S（i，k）为矢量TPK激励节点i的翻转次数，考虑到整个测试矢量集TP=（V1，V2，……Vn）电路总的WSA为：

EXCEL计算模型测算结果见表5，ARC6阿芙拉型船舶日平均期租租金为2.4万美金时，净现值和内部收益率处于盈亏点。

式中，k=2，3，……，n

由式（4）、（5）可知，减少被测电路CUT输入端的翻转次数S（i，k）便可降低整个测试过程中电路所消耗的能量。所以WSA可以作为降低功耗的主要指标来表征电路功耗的变化。

2 基于RSIC的测试生成

基于以上所述，为了减少被测电路内部节点的开关翻转活动率，提高测试矢量间的相关性，降低测试功耗，以达到减少跳变的效果，即采用随机单输入跳变测试向量（Random Single Input Change，RSIC）。这种设计没有降低原序列的随机特性，却可以减少节点的翻转次数，进而达到降低功耗的效果。

RSIC序列生成电路的原理图如图1所示[4]。假设时刻t，伪随机生成电路的向量A（t）=a1（t）…am（t），对应的十进制值为k（t），使用代码转换电路来实现这种转换，并只映射到代码转换电路输出的第k（t）位，然后对该位取反，产生RSIC向量V（t）=V1（t）…VN（t），再把它加到被测电路（CUT）上。

图1 RSIC序列生成原理图Fig.1 Principle of RSIC sequence generation

表1分别列出4位伪随机序列、RSIC序列和格雷码，可以看出，伪随机序列的每一位都具有随机性，格雷码每次只变化一位，而RSIC序列兼具了前两者的特点。因RSIC序列的生成与种子向量、转换电路有关，所以对RSIC序列的特性应作全面系统的分析。

表1 按照图1产生的一个RSIC序列Tab.1 RSIC sequence generated according to fig.1

为了生成RSIC测试序列，在理论上需要满足一些条件，假设测试向量集S=V（1）V（2）…V（l）…V（L）是由L个相邻的n位矢量V（l）所组成，每个向量可以从集合V={V0，V1，…，Vj，V2n-1}中取值，这里j是n位矢量Vj对应的十进制值。

才成立。 也就是说，对于任意时刻t>0，V（l）与V（l-1）仅有一位不同。

RSIC序列生成准则[6]：

准则l：A（l）与V（l）之间的代码转换需要满足方程（6）；

准则2：a（l）与a（l-1）相互独立；

准则3：序列S=V（1）V（2）…V（l）…V（L）的周期不小于测试长度L；

如果测试序列满足以上3个准则也就满足了RSIC测试序列在理论上的约束，该测试序列就是RSIC测试序列。

3 仿真与实验结论

低功耗测试向量的基本思想是使被测电路内部节点的跳变率尽可能少，而创建低功耗测试向量，以达到有效减少被测电路内部节点的开关翻转活动率，进而有效降低测试功耗。已有的研究结果表明：相邻测试向量的海明距离越小，则测试功耗越小。随机单输入跳变测试序列是具有最小的海明距离的测试序列。

海明距离的定义为：

若给定被测电路的两个测试向量为：X＝（x1，x2， ……，xn）和Y＝（y1，y2， …… ，yn）， 则 这 两 个 测 试 向 量 的 海 明 距 离（Hamming Distance）dn可表示：

随机单输入跳变测试序列可用VHDL语言加以描述：

根据此程序，我们可以得到随机单输入跳变测试矢量生成器的RTL级电路。图2为生成的序列仿真波形。

图2 随机单输入跳变测试序列Fig.2 Random single input change testing sequence

结果表明，在FPGA集成化设计环境下使用EP1C6Q240C8器件，所使用的全部逻辑元件不超过1%。实验生成的测试序列能够产生很小的海明距离，可以降低被测电路的开关翻转活动率，从而提高测试向量之间的相关性和优化设计，实现测试期间的低功耗。

4 结束语

近年来的研究表明，测试向量的优劣直接决定着被测试电路的功耗。文中从提高测试向量之间的相关性和减少测试向量的海明距离两个方面，设计了一种基于FPGA的随机单输入跳变测试向量生成器。所产生的测试向量序列兼具了随机性和相关性的特点，可以降低被测电路的WSA，从而达到降低测试功耗的目的。

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