面向三维集成封装的硅通孔电特性分析

贺 翔，曹群生

(南京航空航天大学 电子信息工程学院，南京 210016)

0 引 言

随着特征尺寸的不断减小，金属互连的延迟和功耗在不断增加，互连已经取代晶体管成为决定集成电路性能的主要因素及限制其未来发展的瓶颈［1］。基于硅通孔(TSV，through silicon via)的三维集成技术成为应对这一挑战的有力解决方案［2，3］。相比于传统的芯片互连技术如引线键合，基于硅通孔的三维集成技术极大地缩短了连线、有效解决了多级集成、改善性能和降低功耗等问题［4］。硅通孔技术极大地提高了集成度，推动工业界向“延续摩尔定律(More Moore)”和“超越摩尔定律(More Than Moore)”发展，在学术界和工业界掀起研究热潮［5］。

目前针对TSV 互连的主要研究主题是加工工艺问题［6～8］、散热和机械可靠性等方面的问题［9，10］。尽管硅通孔互连技术有诸多优点，但是射频或高速信号在TSV 中传播存在不同程度的电磁信号传播的可靠性问题，从而在一定程度上限制了整个系统的性能。此外，由于TSV 的独特优点，TSV 将用于各种类型的三维集成系统中，如晶圆级、封装级等不同三维集成方案［3］。不同的应用场合对TSV 的物理结构和材料有着不同的要求。因此，有必要对TSV 的物理结构和材料等方面的因素进行研究，分析各项参数对信号传输的影响，方便设计工程师对TSV 选型。

仿真对比了不同电导率的TSV 导体和硅介质对插入损耗的影响;研究对比TSV 的物理结构尺寸参数对其信号传输性能的影响。

1 TSV 互连的制作

此处TSV 互连制造工艺采用“Via Last”制程［11］，首先利用深层等离子刻蚀工艺(DRIE)在硅晶圆中刻蚀出半径为10 μm 的通孔。由于硅介质的导电性，所以必须在硅衬底与导电互连线之间形成电绝缘层。硅通孔内的电绝缘层一般会用SiO2。这是因为其在硅通孔内制作方便且与IC 工艺直接兼容。为增大Cu 和SiO2之间的黏附性，需先通过金属有机化学气相沉淀(MOCVD)沉积一层TiN 薄层，再经物理气相沉淀(PVD)和化学气相沉淀(CVD)沉积金属铜的种子层，最后经化学电镀的方法在硅通孔中填充铜，经上述工序制作出的TSV 的电镜扫描图，如图1 所示。

图1 TSV 电镜扫描图

2 TSV 互连模型

为了掌握影响TSV 性能的关键因素，利用三维全波电磁仿真软件建立了一个由共面波导馈电的地-信号-地TSV 对(GSG-TSV)模型，如图2 所示，图2(a)是其截面图。此处的TSV 模型是基于“Via-First”制程，即在前段制程(FEOL)与后段制程(BEOL)之间制作TSV，实现下层芯片的顶部线路和上层芯片的底部线路互连。此GSG-TSV 模型中上下层芯片线路的长度L、宽度W 和厚度t 分别为200 μm、20 μm 和1 μm。信号和地TSV 的高度h_via、半径radius 分别为40 μm、10 μm，并被一层厚tox为0.2 μm 的二氧化硅薄隔离层包裹着，使其与硅衬底隔离开，TSV 之间的间距pitch 为50 μm，图2(a)中虚线圆圈内模型结构细节如图2(b)所示。为减小焊盘和TSV 相接处的尺寸不匹配效应，设定TSV 和焊盘的半径之比为1 ∶1.5。

图2 地-信号-地TSV 模型

3 时域仿真分析及眼图

为了研究电磁信号在TSV 中的失真，将利用电磁仿真软件的时域求解模块对TSV 结构进行时域瞬态仿真分析。

(1)TDR 阻抗

时域反射计(TDR，time domain reflectometry)测量的是未知量(DUT)对激励的阶越信号的响应，DUT 阻抗不连续性反映为反射信号波形的变化。阻抗的变化与反射波的大小有理论上的数学关系:

式中，ZL为终端负载的阻抗;ρ 为反射系数。

因此，由反射系数的变化即可得到阻抗的变化，此阻抗即为TDR 阻抗。上述GSG-TSV 模型的TDR阻抗如图3 所示，由图3 可知，信号在通孔上的阻抗比共面波导传输线阻抗稍微小一点，但阻抗差异不到0.8 Ω，其中传输线的阻抗值设为50 Ω。可以认为信号在通孔上依然保持着较好的阻抗连续性。

(2)TDR/TDT

TDR 测量的是输入端口的反射波，时域透射计(TDT，time domain transmissionmetry)测量的是输出端口的传输脉冲。对于高速电路设计来说，TDR/TDT 测量是确保信号完整性的有效手段之一。在GSG-TSV 模型输入端口激励幅度为1 V 的脉冲，输入输出端口均用50 Ω 端接。TDR/TDT 的仿真结果如图4 所示，脉冲经过TSV 结构后，上升沿仅有细微的拉长，传输信号质量较理想。

(4) 探究鸟类适于飞行生活的形态结构特点时，发现F具有完善的呼吸系统，其身体里有发达的[ ]____________与肺相通，每呼吸一次，在肺里进行两次气体交换，这种特有的呼吸方式是____________。

4 TSV 导体和硅衬底材料的影响

(1)TSV 导体材料

在不同TSV 制程中，用于填充TSV 通孔的导体材料略有不同。在FEOL 制程中，使用多晶硅制作TSV 能够获得更好的热和材料相容性;而在BEOL制程中却使用铜或钨作为TSV 中心导体材料。铜(σ =5. 8e7 S/m)，钨(σ =1. 8e7 S/m)和多晶硅(σ=1.0e5 S/m)对传输性能的影响，如图5 所示。由图中S21曲线可知，铜和钨由于电导率均较大，两者的插入损耗较小(不到0. 1 dB)，即最大仅有2.3%的功率损耗;而多晶硅由于电导率相对低了两个数量级，插入损耗较大，接近0.4 dB，即最大功率损耗接近6.9%，为前面两者的三倍多。故在实际制作TSV 时，其导体材料的选取非常关键。

(2)TSV 硅介质电导率

介质耦合噪声历来是导致数字系统逻辑错误、信号状态设置延迟、系统误操作、低可靠性和短寿命的一大根源，而对于高速电路来说，介质耦合噪声的影响尤其严重。尽管对于低阻硅(LRS)、中阻硅(MRS)和高阻硅(HRS)所对应的电阻率的准确划分范围，目前工业界还没有给出明确的标准，但是电阻率越大成本越高是毋庸置疑的。在本文中，将电阻率分别为1 Ω·cm、10 Ω·cm 和500 Ω·cm(即电导率分别为100、10 和0.2 S/m)的硅依次视作LRS、MRS、HRS，保持其他参数不变，依次对其进行仿真，给出插入损耗S21曲线如图6 所示。结果表明，LRS 介质中的TSV 插入损耗明显高于MRS 和HRS介质中的TSV。导致这一结果的主要原因是随着工作频率的增大，介质电导率越大，耦合到介质中的电流也越大，使信号在LRS 中的介质损耗增大。

图6 TSV 硅介质材料对传输性能的影响

WLAN/WPAN 和UWB 所在频段的信号在TSV中传播的功率损耗情况见表1，可以清晰地了解信号衰弱情况。WLAN/WPAN 和UWB 对应的中心频率分别为2.4 GHz、5 GHz 和10 GHz。由表1 易知，HRS 功率损耗最低，是最为理想的硅衬底材料，但这就将牵涉到成本增大的问题。

表1 WLAN/WPAN 和UWB 信号在TSV 中传播的功率损耗情况

5 物理尺寸的影响

根据上述分析，在实际应用时，一般为了折中成本，硅衬底材料应该选择MRS。如不做特殊说明，以下模型的硅介质材料和导体材料分别默认采用电阻率为10 Ω·cm(即电导率为10 S/m)的MRS 和铜。在包含WLAN/WPAN 和UWB 的0 ～10 GHz 应用频段内，对TSV 的高度、半径、间距、氧化层厚度和模型整体缩放比对TSV 传输性能的影响进行了仿真分析。

(1)TSV 半径

考虑到TSV 互连的密度，圆柱形TSV 的半径是一个非常重要的参数。保持模型中其他参数不变，分别对TSV 半径以1 μm、5 μm、10 μm、15 μm和20 μm 进行参数扫描(此处硅衬底采用HRS)。TSV 半径对S21扫描结果如图7 所示。由图7 可知，半径太小(1 μm)或太大(20 μm)时TSV 的信号传输性能最差，而半径为10 μm 时传输性能最优。可以这样解释，一方面，TSV 中心金属通孔、氧化物隔离层和硅介质构成了一个金属-隔离层-硅(MIS)电容，在其他参数一定的情况下，侧壁面积(2π ×r ×h)随着半径的增加而增加，阻抗随侧壁的平行板电容增大而减小，介质损耗增大;而另一方面，TSV 中心导体的阻抗随着半径的增大而减小，导体损耗减小。由此可知，TSV 半径与其传输性能并不是简单的正比关系，而是由该结构参数变化引起的容抗和阻抗的折中。所以，在具体设计TSV 时，要通过导体损耗与介质损耗的折中来选取最优的半径。

(2)TSV 高度

目前，TSV 通孔的填充工艺还难以实现深通孔的上下均匀填充，典型TSV 的高度一般小于200 μm。保持初始模型其他参数不变，将硅介质材料采用上述LRS，对高度h_via 分别以30 μm、80 μm、130 μm和180 μm 进行参数扫描，S21的扫描结果如图8 所示。由图8 易知，高度为30 μm 时的传输性能最优，而为180 μm 时传输性能最差，由此得出TSV 高度与其传输性能呈反比关系。如果把TSV 看作一个由RLGC 单元组成的传输线等效模型，TSV 的总RLGC 参数(或数目)会随着TSV 高度的增大而增大，导致TSV 导体损耗与介质损耗均随高度的增加而增大。如图8 所示，在10 GHz 时，如果将晶圆由180 μm 减薄到30 μm，S21可以改善0.94 dB。在设计时应选取尽量短的TSV 进行传输，由于TSV 的高度决定于薄基片的厚度，则要求薄基片越薄，如此对晶圆减薄和抛光工艺提出了新的挑战，并会毫无疑问增大成本。故设计时需衡量当前技术水平、成本和性能。

(3)TSV 氧化物隔离层厚度

三维集成电路中的硅材料通常是低电阻率的半导体，为防止与硅基板间导电和金属扩散，在设计与加工制造过程中，需要在中心导体与硅基之间生长一层薄的绝缘层。当其他参数不变，对厚度tox分别以0.2 μm、1 μm、2 μm、5 μm 和10 μm 进行参数变化的仿真模拟，计算结果如图9 所示。由图9 可见，tox为10 μm 时传输性能最佳，这是由于绝缘层电容随tox的增加而减小，穿过绝缘层的位移电流减小，进而基底的介质损耗下降，所以TSV 的传输性能随着绝缘层厚度tox提高而改善。在设计时，应在制造工艺允许的范围内考虑增大绝缘层厚度。

(4)TSV 间距

对于三维集成系统，TSV 一般是组成一个阵列的形式，TSV 之间间距是决定TSV 互连密度的关键因素。保持其他参数不变，TSV 间距pitch 分别以40 μm、50 μm、60 μm、70 μm 和80 μm 进行参数变化的仿真模拟，S21仿真结果如图10 所示。由图10可知，随着TSV 间距的增大，GSG-TSV 的传输性能有所改善;且当间距增大到一定值，再增大间距对S21几乎没有影响。究其原因，可以从串扰角度来解释。随着TSV 间距的增大，地TSV 和信号TSV 之间的互容和互感减小，相应的由互容和互感导致的串扰噪声得到很好的抑制;而间距增大到一定程度，TSV 之间互容和互感几乎达到恒定值，相应的串扰噪声也降到了最小值。此外，TSV 间距增大也会使地TSV 和信号TSV 之间的直流漏电流减小，从而减小损耗。

(5)TSV 整体缩放比

图10 TSV 间距对传输性能的影响

随着三维集成技术的发展演化，不同三维集成应用中要求的TSV 大小尺寸是不同的。以上分析均是针对单个参数，此处保持TSV 高度和TSV 之间间距分别为半径的六倍和四倍，对GSG-TSV 模型整体大小进行缩放对比，即将TSV 的高度、半径、间距同时按0.5、1.0、1.5、2、2.5 比例缩小或放大，S21仿真结果如图11 所示。由图11 可知，等比例缩小TSV 能够显著改善插入损耗，增大数据传输带宽。此外，等比例缩小TSV 能够节约芯片面积，提高集成度。因此，在制造工艺水平允许的条件下，高速三维集成系统应尽可能采用小型TSV 实现各模块之间高速互连。

图11 TSV 整体缩放比对传输性能的影响

6 结 语

针对当前硅通孔互连技术缺乏有效的电磁分析现状，首先简要介绍了基于硅通孔互连的三维集成技术的优势，利用三维全波电磁仿真软件建立了地-信号-地TSV 模型，给出了其TDR 阻抗和时域TDR/TDT 信号分析。同时仿真分析了TSV 的半径、高度和绝缘层厚度等物理尺寸及互连线和介质基板使用的材料特性对三维封装中TSV 信号传输性能的影响，得出了具有指导意义的结论。即在技术条件和成本允许情况下，TSV 互连应该尽量选择电导较大的金属材料作为通孔导体;为减小介质损耗，HRS是硅介质衬底的理想选择。另外，TSV 半径是一个需要关注的参数，其大小需适中，而TSV 氧化隔离层厚度、TSV 间距应在条件允许下尽量大;值得注意的如能实现TSV 高度和TSV 整体大小的进一步小型化，则可有效地改善互连网络的S21，提高三维集成系统的整体性能。

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