积层（Build-up）封装工艺的发展及其设计挑战（1）

吴梅珠 吴小龙 编译

（江南计算技术研究所，江苏 无锡 214083）

随着计算机性能需求的不断提高，内部时钟频率和并行性也越来越高，同时也提出了更高的带宽和更低的延迟的需求。预计到2018年，处理器频率能到29 GHz，片外信号接口速度也会超过56 Gb/s。提高带宽、减低功耗、提升管脚数量和信号线数量以及减低费用是高速互连的设计目标。互连的电气性能受硅片的噪声和时序极限、峰值、印制板和电缆等因素的制约。

新工艺和新应用的不断涌现，模糊了半导体、封装和系统工艺的边界。为了优化基板设计，在系统级设计时必须同时考虑这些因素。在半导体界有一个共识，那就是组装和封装与半导体产品是不可分割的。在许多市场环节，封装工艺已经成为关键的竞争因素，因为它影响着运行频率、功耗、可靠性和价格。

现在，高密度、高性能的芯片封装选用SBU层压基板工艺。1997年，Intel公司广泛选择SBU工艺用于倒装片封装（Flip-Chip Packaging）。本文回顾层压基板封装工艺的发明过程，并简要讨论SBU的发展趋势，包括IBM在服务器中将该技术用于高速系统级互连。重点讨论用于高速信号传输的基板设计，包括关键参数的确定，以及用于ASIC和微处理器芯片时的设计考量。

应用对封装的性能要求，使得封装要使用有机材料才能满足要求。有机层压峰值工艺的关键特性在于它们能获得好的电气性能，那就是：由电阻引起的压降最小，有效地为芯片供电；低电感互连减少同时同相开关噪声；低介电常数的绝缘体材料能更好地匹配板子的阻抗，减少了不必要的寄生电容；高级的热界面材料用于控制芯片的高功耗密度，以提高芯片的性能。强调了用于这些应用的基板的正确设计的重要性，包括讨论关键物理设计参数的确定和控制，并且描述了设计优化技术。

1 工艺开发的历史

1.1 工艺起源

金属线键合（Wire-Bond ）互连曾经是自有个人电脑以来微处理器及其支持芯片采用的最可靠的工艺。它的主要优点在于价格低廉、设计灵活以及可靠性。主要的限制在于绕线能力，包括信号数量和电气性能。

倒装焊互连工艺曾经是IBM用于芯片封装的主要方法，这些封装用于IBM的服务器已经有一段历史了。该工艺为芯片到重分布电路，或芯片到基板之间的连接提供了最高的互连密度。直到不久前，由倒装焊工艺带来的互连密度只有多层陶瓷基板才能提供，该基板的制造成本比系统上其它封装的开销要高得多，比如：PCB板。对已公布的设计规则分析表明，积层层压基板工艺对于倒装焊来说是一种突破性方法，能获得比使用相同基材和工艺的PCB更高的绕线密度，而积层层压基板要比陶瓷基板便宜的多。它同时可以通过使用铜导体和低介电常数的绝缘材料来获得更好的电气性能。

SBU层压概念及其授权技术，例如半加成法电镀（Semi-Additive Plating）和大批量、低开销的微孔格式（Formation）等，在PCB业界已经讨论多年了。该技术最终成为今天的基板工业，是在日本IBM公司的野洲（Yasu）工厂开始的。这种方法，叫做表面层合电路板（SLC）。原本作为一种阻焊材料的Probimer，被用作隔层绝缘体。照片成像（Photoimaging）技术用于孔的形成。那时，与之相比，具有竞争力但十分昂贵的孔形成方法是机械钻孔，等离子蚀刻和激光钻孔。SLC技术是IBM于1988年采用的唯一一种把芯片直接焊接到电路板上的技术。基于SLC工艺的令牌环适配器卡在1992年成为产品，然后SLC被用于个人电脑存储器扩展互联格式（PCMCIA）和视频适配卡。

IBM在开发把SBU技术用于单个倒装片模块应用时发现其应用价值不高。IBM最早开发的倒装片技术是用于陶瓷封装的芯片的，工程师选择使用了铅/锡比为97/3的合金作为凸块（Bump）材料，这种材料在回流焊时需要的温度甚至超过310 ℃。这么高的温度会使得大多数环氧基的有机基板产生不可挽回的降解。在SBU上焊接倒装片模块时使用含锡高的低熔点焊材时发现对底层填料（Underfill）提出了更高的要求（如图1），一种压缩树脂用于加固C4 的连接。它会影响焊材的疲劳性能，作为一种解决方案，在有机基板上焊接高铅Bump时，使用了一种低熔点的焊剂。这不但提供了高铅含量球的疲劳性能，而且具有高锡含量焊料的低熔点。由于高锡焊料使用的减少，减少了底层填料短路的可能性。

随着PC处理器的集成度的增加，倒装片封装的I/O密度也需要满足更多的管脚数量和更高的工作频率的要求。Intel工艺使用SBU封装开发了第一个倒装片封装的批量应用。在与IBM的野洲分公司研究以后，他们与缉斐电（Ibiden）公司合作来开发基于SLC工艺的下一代产品。最初的成果是一种新的绝缘介质材料，这种材料是一种环氧热固聚酯和线性热塑性塑料的混合共聚物，这种材料的相互渗透的聚合体网络能增强其机械特性。这次合作生产的复合基板叫做IPN积层基板系统（IBSS）。这种基板被Intel公司在1997年应用与Pentium 2处理器的封装中。还包括应用于移动设备的高密度倒装球格栅阵列（FCBGA）（见图1），应用于台式机和服务器的FCBGA插座。Intel在市场上把这叫做基板格栅阵列（OLGA），新的封装不但减少了电气噪声，而且具有更多的管脚数量，价格也相对便宜，由于积层基板的介电常数的降低，在电源分布和传输线特性等方面也有改善。

1.2 制造工艺

在传统的PCB工艺中，电路是在单独的芯板上形成的。芯板有许多层压合而成。而每一层是在全固化的玻璃纤维环氧绝缘体上覆以铜层。芯板和半固化片一层一层地交替放置，半固化片是没有覆铜的绝缘体，在加热加压的条件下，这些交替放置的层被压接起来，形成多层电路板。层与层之间的连接是通过在压接好的板上进行机械钻孔，然后通过电镀在孔壁上沉积铜，内存的电路在与电镀孔壁（Plated Barrel）处交汇连接起来。传统工艺的总连线密度受制于蚀刻的容差和电介质的厚度，而电介质的厚度是由目标阻抗（例如50Ω）决定的。

在SBU工艺过程中，使用传统制板工艺和规则，就像做一块完整的板子一样，通过钻孔、电镀的技术在单个芯板上完成电路设计（见图2）。然后，在此基础上积层起更高密度的电路层。填满钻好的孔并且使用机械研磨的方法平坦化。在芯板的上下两面对称地沉积一层绝缘介质，通过平衡应力来保持机械平整。使用液态树脂或者干膜，然后固化。通过光致成像法（Photoprocessing）或在沉积的绝缘介质层上对下面的电路进行激光钻来形成孔。采用半加成法形成电路。在整个聚合体的表面，包括绝缘介质和孔壁，用传统的制板工艺布上导电材料，然后沉积上一薄层化学铜。沉积上光阻层，进行图形转移，在期望的电路图形上露出化学铜层和孔，将电镀铜加厚到预期的金属厚度，然后蚀刻。最后，去掉整个光阻层，剥掉最初沉上去的金属。这样，SBU基板可以增加下一个层对。这个步骤反复进行，直到完成期望的层数为止。

图2 逐次积层处理流程

1.3 限制因素

在开始时，SBU层压基板工艺被许多限制因素所困扰。最主要的一点就是每一层的良率的影响。虽然每一层的绕线密度很大，但是，由于需要x方向和y方向信号走线，还需要电源参考平面，这样就需要增加积层的层数。假如说每一层的良率为80%，这是可能的，三层SBU基板的最终良率就是（0.8）3＝0.512，这个数字就成问题了。基于这个原因，最初的设计十分简单，实际上初始的良率还低于80%。直到今天，由于受良率的影响，实际的层数还是限制在六个层对（上面下面各6层）。

1.4 量产

几个供应商通过相互授权的方式来生产基于SBU工艺的基板。大多数投资被用到了制造量产设备上，并且超过了产能，这样就建立起了一个明确的商品市场。已有的产能给IBM以及业界的其他公司提供了一个把其它应用移植到SBU的机会。

2000年，日立公司在微孔的激光钻孔技术方面的快速突破使得每个微孔的费用大幅下降。新光（SHINKO）电器工业公司第一次在SBU压层上用激光而不是光刻法来形成孔。薄片处理法（Laminar Processing）催生出一批新的绝缘介质材料，这些材料在回流焊高温下（大约220 ℃）具有更高的强度和更好的热膨胀系数。激光成孔使得可以使用含无水硅酸颗粒填充物多的聚合绝缘介质，这种材料具有更好的热特性，机械特性和电气特性。这种方法可以让安装好的半导体器件忍受更高的温度而不会使基板降解，结果是使得工艺过程缩短了，也减少了早期失效。提升的机械特性允许使用表面安装出脚（Surface-Mount-Pinned）的互连，这就使得这种基板技术应用于直接插座（Direct Socket）成为可能。

随着更多的供应商可以授权使用激光钻的SBU工艺，这种方法可以由其他开发商独立开发了，比较有名的是京瓷（Koycera）公司和IBM公司两家。到了2002年，有超过5家公司可以大批量生产，市场也趋于饱和。这种工艺在那时变成了买方市场，基板价格急剧下降。这对于使用复杂度高的陶瓷基板的用户来说是一个好消息，他们可以用更小的投入来使用这种低价格的技术。

倒装焊有机基板工业的发展，围绕着窄带宽，低频率、信号数量不多的微处理器设计。C4连接的焊盘，也叫做环形阵列。C4信号的连接需要一条专门的印制线（一条蚀刻好的宽度很窄的铜导线）。在一个环形阵列中，C4焊盘分布在阵列的外围几行，电源和地的焊盘则在阵列的内部内侧几行或者与信号焊盘的行相互交叉。阵列的中心的焊盘很少或者没有焊盘。这样可以使得从C4网格上连到信号层的信号最大化，而一般信号层很少，通常只有1层。环形阵列的设计的缺点是损失了信号的质量，这是由信号与其回路之间的距离以及接触电阻的增加引起的，也容易受到噪声的干扰。

1.5 IBM的设计实现

IBM在多层陶瓷上进行逻辑C4焊盘（Footprint）设计时使用了大量的信号层。信号印制线比芯片的C4 Bump的间距更宽。单根信号印制线只能在垂直的、连接每一层的电源和地的连接孔之间水平引出到封装外，但是信号层的增加使得价格有所增加。电气设计原则的保证可以简单地在在每个信号C4焊盘四周放上电源和地的C4焊盘来实现，这样可以提供可能的最好电气性能。如果在SBU基板中采用传统的面向陶瓷的设计，其单个信号层的限制就有问题了。在一个全阵列（Full Array）的C4封装上，它的每一个信号C4盘周围通常围绕着一些参考电压。在全阵列封装中，穿过阵列的信号线密度是很小的。阵列的中心可能全是信号。在进行全阵列封装布线时，由于信号走线平面数量有限，人们发现信号线的扇出往往会被连接到电源和信号层的连接孔阻住。所以，比起环形阵列来说，如果信号的数量相同，全阵列需要使用更多的走线层。

为了把基于陶瓷多层板的逻辑设计使用到SBU基板上，IBM要求大大增加基板的层数，而且良率要提高，价格也可接受。

泡沫经济时期的产能过剩和持续低迷导致激烈的市场竞争，引起SBU基板市场的变化十分巨大。2002年的报价显示价格严重下跌（根据订单为50%）。这就需要根据用户需求进行策略调整，并与性能优势结合起来，价格的下降也创建了一个适合IBM把SBU工艺用于ASIC设计的环境。

1.6 替代工艺

除了SBU工艺，层压工艺（Laminate Technologies）已经被提出来用于满足管脚数量，功耗和频率不断增长的需求。已经开发了包括平行处理的技术，该技术除了在多层板中使用盲埋孔以外，类似于传统的印制板技术，著名的是松下公司的任意内层孔技术ALIVH（Any Layer Inner Via Hole）。ALIVH技术已经在多层（多达10层）印制板中批量生产将近10年了。替换工艺就是将该技术用于高密度的倒装片基板中。京瓷公司的平行处理积层结构就是一个例子，如图3所示。

2002年，Intel进行了一种无凸点（Bumpless）积层（BBUL）工艺试验，其特点是没有传统的芯板，而是把硅片（die）的最外面的金属化层延伸到整个薄基板中，硅片上没有凸点。这种工艺的特点是供电回路的电感小同时减小了高速信号的不连续性。它还减小了硅片材料的热机压力，可以集成多个元件，例如去耦电容。该技术还有待商业化。

1.7 现行工艺介绍

SBU层压基板有三部分组成：用于焊接和附着的表面层，包含大多数走线的积层，还有芯板，芯板可以提供机械强度（见图1）。每一部分必须满足宽泛的不同的要求而且可以用唯一的参数来表征（见表1和表2）。采用数字化的命名方法来描述积层基板。用这种命名方法，基板从截面图来看，积层和核心金属层从上往下或者从下往上数。实际应用的变化范围从1/2/1到6/6/6。1/2/1表示1个积层对和1个2层金属层的芯板。6/6/6表示6个积层对和一个6金属层芯板。大多数批量应用是2/2/2和3/2/3结构。

1.8 表面处理

表面层上有起阻焊和金属移动隔离栅作用的环氧绝缘介质和满足芯片C4连接的金属焊盘。现在的盘间距小到200μm，为了满足C4连接的要求，需要对可焊接的表面大小进行优化，一般地，表面尺寸大小小于C4凸点的高度，为100μm或125μm。焊盘的面积是（SMD）阻焊决定的，一个大的金属焊盘可焊接的面积由阻焊层上露出的面积决定，也可以不是阻焊决定的，那就是焊盘自己的大小。大多数产品使用的是SMD。想把焊盘的间距控制在180μm以内，SMD是唯一可行的方法。在抛光层的制作过程中，铜焊盘是用典型的半加成法电镀工艺制成的。阻焊要么是层压干膜，要么是涂覆液态。焊盘开孔是通过成像形成的。对铜进行抗氧化处理一般有两个步骤：化学镀镍和浸金，还要进行有机表面保护的化学处理。像表面安装类似的方法，在盘上还要涂上焊剂，然后通过回流形成附着金属沉积。最后通过在平整的表面压印处理铸造焊盘用于放置芯片。

图3 并行处理制造的互连结构中的与铜层相连的注金属环氧孔

1.9 积层层

积层的层是由铜印制线的尺寸表征的。例如线宽、厚度和线间距。几乎所有的信号走线都在积层的层上。绝缘介质的特性也同样重要，厚度，像介电常数、正切损失（Loss Tangent）和热膨胀特性等电气特性。绝缘介质是掺硅环氧树脂，制作干膜绝缘层。连接孔的特性也很关键。一次只在一块绝缘介质曾上钻孔。在积层层中，所有的连接孔都是盲孔和埋孔。激光钻的孔是锥形的，上面和下面的直径不同。孔的直径很关键，因为它不但影响走线能力，而且也是制造定位精确度的一个标志。孔的大小和间距是经常关注的一个方面。连接孔通常是阶梯形的，通过使用菱形铜岛穿过积层的层，铜岛上可以从一端钻孔到另一端。在阶梯形孔中，底部和侧面的电镀的厚度大致相同。因为阶梯形孔会严重阻塞走线，所以重点放在开发叠孔（stacked-via）上。在叠孔中，在电镀时孔内镀满了铜，这样，孔顶部的金属表面是平的。下一层的孔的底部就直接放在孔的中央。这种结构提供了更好的走线能力和热传输能力，但是，它要比阶梯形的结构的孔刚性更大，还可以传输不同膨胀引起的应力。所以，叠孔受到连续层的数量的限制，是开发的重点科目。在IBM公司，有限元模型用于确定材料的特性。一旦有合适的材料，可以制作模型并通过热循环评估。成功的标准是能承受1000次-55 ℃和125 ℃的循环经验。

1.10 芯板

芯板由玻璃纤维环氧树脂和表面减成法铜导线等组成。大多数情况下，芯板由单一绝缘层经常规的层压印刷电路板生产工艺加工成型。此外，当多层芯板被使用时，添加的金属层则不再是一个普通的信号路由，而在更多意义上起到功率分配的作用。

芯板内铜线间距比其他层压层更加粗化。芯板通孔是通过机械钻孔的方式来制造。过去最小的钻孔尺寸是200μm，而无电路的最小的芯板通孔间距则控制在400μm之内。为了给电源栅格的维护提供一个电路线，在550μm范围内最小芯板通孔间距已经标准化。芯板通孔由微粒填充的环氧树脂填满，在层压层制作前用机械方式整平。该平整度对后续制程有很大影响。当微通孔堆叠到芯板通孔上时，芯板通孔将被电镀闭合。在200μm范围内，层压层的打线容量能较好提供C4的间距，芯板通孔间距受到打线容量的严格约束。因此所有的打线必须在层压层顶部完成。尽管层压层底部的制作工艺和成本与顶部是一样的，但层压层底部在制程中的唯一作用就是连接芯板通孔到模组的BGA焊盘上。最近的在机械钻孔技术上的发展已经提供了更先进的芯板容量。双重钻孔角速度使得钻孔型号可以减小到100μm，同时在最高400μm的芯板厚度下得到满意的孔壁质量。通过芯板底部层压层，芯板通孔间距适当散开半个信号。这使得芯板的线容量增加了一倍。这些细间距的芯板主要满足复杂应用的需求。典型的SBU层压应用的物料，尺寸和公差的定义见表1。这些数据使用于下一部分的电子分析中。层压板和芯板性能尺寸随时间变化的发展见表2。在以下ASIC设计案例说明中，封装管脚可以被分类到六个组中：电源，地，嵌入式级联差分电路，源同步单端电路，源同步差分电路，普通时钟单端电路，见图4。

显现ASIC的应用有来自硅，封装，终端用户系统设计的复杂要求。先期接合和芯片与封装的设计者们之间的交流，设备的联合作业对确认需求，加快设计周期，确定实际成本和执行方式再说是很必要的。

表1 ASIC应用的设计挑战

设计芯片需要封装容量的相关知识。举例来说，封装电源栅格设计对低芯板电压的要求越来越高，同时也要求电压下降的最小化与电源的有效传递传递。更多的例子比如ASIC的设备趋势包括了信号隔绝、C4间距减少来作为一种方案来增加晶圆的有效使用面积，从而减少成本。缩短通孔间距，堆叠通孔，减少线宽线间距，减少芯板厚度等复杂方法被增加到层压方法中。这些引起了后段制程例如模组制造，集成制造的连锁反应。制程与使用物料的需要提升来操作更薄，更大的搬运器。热接触面材料也需要提升来处理高密度电源。

1.11 总则

对层压封装技术的关键点在于：高电传导性（降低电压下降，有效传输电源到芯片），低自感连接（减低同步整流噪声），低介电常数绝缘绝热材料（更好的匹配板材阻抗，减少寄生电容），高级热界面材料（提高芯片电源密度）。对于高速应用，更多的考量同步整流噪声，电耦合噪声，信号线阻，低介电损耗和信号线特征阻抗。在很多芯片的界面，近端或远端干扰噪声的问题很受关注。近端干扰噪声对全双工通信级联就非常重要，芯片上发送接收晶体彼此靠近，因此接受削弱信号比耦合噪声更敏感。同样的，同步双向信号对近端噪声和基材与板材之间的阻抗失配非常敏感。因此，这类界面需要能控制阻抗的环境，更适宜接近传播链接的低干扰低电阻的阻抗。

表2 层压板和芯板性能尺寸随时间变化的发展

2 布图（设）规划

层压封装可以带来很多优势，同时也带来很多挑战。在品质处理上，它比其他技术（例如陶瓷工艺）有更多的限制，因此也促使芯片设计和封装设计之间的合作更加的紧密。第一个挑战是限制层压层的数量从而减少封装的复杂性和由此带来的风险与成本。封装打线能影响信号I/O和逻辑宏，也影响一些相关属性例如信号电源比，芯板厚度，线宽线间距和通孔密度。理解权衡这些特征对封装打线的影响可以发现早期的交流可以达成一个平衡的解决方案。这限制了添加额外层压层的适应性。同样的，对高性能应用需求来说，抖动是需要考虑的一个因素。放置一些芯板，例如PLL电路和HSS链接，对芯片和封装的信号电路电阻非常依赖，因此封装、图样设计必须用最可行的设计方案来保证阻值最小化。随着硅片科技中逻辑元密度的增加和更高性能的需求，封装中的电源需求越来越大。更低的Vdd供应电压能使电压下降减少，因此电源栅格设计显得至关重要。

2.1 建模和仿真的方法

芯片封装联合设计的仿真方法和最优化包含测试与平衡多方面因素，包括所有接口的信号，时钟，噪声，电源分布需求来达到性能指标和成本需求。这种分析有两个焦点：信号分布和电源分布。在ASIC设计中差分电路和单端电路高速网，普通时钟，源同步信号和嵌入式时钟调速规划在权衡封装设计中是共有的。驱动类型包括推拉，开漏和差分等形式。为了更低的速度和设计的便利，普通时钟信号需要路径不受限以适应其他受限路径长度接口，例如源同步和异步的接口。就源同步接口来说，时钟信号与数据一起传输，这利用到了相关组内的匹配路径。因为每组有一个独立的时钟，因此组内匹配不是必须的。异步串行接口只需要在每个差分对里达成匹配。接受器电路允许数据的自动时滞以便于安排路径。

2.2 阻抗的控制分析

一个高速电子封装设计中的临界设计参数是信号路径阻抗，以避免不必要的反射。在同一个芯片上，单端信号和差分信号接口都是典型的电子应用组成需要。这种需要限制了电路的宽度和间距来固定所需的电介质厚度和导线厚度。就单端信号而言，电路宽度能维持在最小，而电路间距将增加来满足耦合噪声需要。特别是这样的耦合噪声规范了电路间距和标准水平间距比是3:1。考虑到信号损失分布，在这些接口里，串行DC电阻值必须被维持在一个最大目标值以内。就单端信号电路而言，带状线结构能更好的控制阻抗并提供良好的电流回路使得耦合反应最小化。差分信号需要一个耦合信号对（见图4）来减少色度亮度干扰并维持受控阻抗。这些接口中，串行阻值有驱动器来处理信号连接损失。近端色度亮度干扰在告诉串行连接里显得更加重要。因为发送（TX）和接受（RX）电路常被一起固定在芯片上，发送信号并减弱接受信号而产生耦合噪声。用Star-RCXT**三维现场处理器建立阻抗模型可以发现，一个50 Ω的单端发送线能用一个22μm宽的电路完成一个对称带状线，而一个不对称的带状线则需要使用37μm宽的电路。一个100 Ω的差分电路，边缘耦合对称带状线能在理论上用最小至20μm间距60μm的电路来构成。使用更小的50μm的间距带来更低的阻抗，也加强路由安排和噪声隔绝。考虑到制造公差，使用22μm宽电路的50 Ω单端阻抗电路有多种设计方法。一种阻抗变化配置见图5（a）（电路宽度65μm，68μm时电介质高度公差，65μm电路厚度）。从数据上来看，一个22μm的电路宽度在最坏的制造条件下能带来一个范围在37 Ω ～ 66 Ω的电路阻抗。100 Ω的差分连接的最佳堆叠能到一个间距50μm，20μm宽的差分对来提高打线能力。几何公差影响能被标绘出来。电路宽、厚，电路上下介电层高度的变化见图5（b）。从图5（b）的数据上来看，一个20μm的电路宽度在最坏的制造条件下能带来一个范围在70 Ω ～ 125 Ω的电路阻抗。尽管制造公差在单端信号和差分信号结构上导致电路阻抗的变化，在一个阻抗范围内测试基材能保证制造过程维持在规格要求范围内。

2.3 噪声分析

两个理论可以完成通孔耦合的模型：一个是类静电场处理器，其设定为在无耦合效应发生的时变电磁场中，因此简化麦克斯韦方程和减少复杂性和求解时间；另一个是全波处理器，它能解答麦克斯韦方程组。由此多点线性网的散射系数在相同几何条件下可以被提取。瞳孔图形和路由提取非常复杂。他们能用于规划后的核查。但他们的复杂性和大小，不是很适用于检测和设计相位。图6是简化的典型模型。在图6中的模型信号分配使用了全波场处理器（Ansoft HFSS**）。图7是对应从信号3到信号1、信号2、信号4、信号5、信号6耦合噪声的模拟时域反射计波形（TDR）。全波处理器提取了散射系数来模拟时域波形。例如单端信号，这些数值能被累加，如果信号1和信号2是一对差分信号，噪声就符合普通模式并被接收器反射。同样的，由信号1、信号2对差分信号组成的噪声对信号3有最小的远端噪声影响。这是因为2个噪声波形基本互相抵消，行间耦合非常的小（小于0.5%）。耦合通孔的全波模型显示在C4和封装电路转换间的非横向电磁场模型（TEM）传播的远端噪声分布可以最小化（同列信号0.9%，临近列间信号0.5%）。这表现出了比差分信号更良好的隔绝效果。模型包括了C4的顶部和两个带状线路由层，但不包括封装电路。因为在这类区域中的传播类型是TEM，它能被传输线有效模拟。

在C4范围中芯板耦合通孔可以用同样的方法处理。根据设计规范和实际设计应用几何学，使用全波法模拟几种测试案例是最精确的。焊球转换到基板和耦合通孔也包括在板级系统模型中。因为卡厚影响耦合通孔，几种卡厚都必须进行检测。厚度取值范围从（70 mil ～ 200 mil）1.78 mm ～ 5.08 mm。远端噪声的最小化使近端噪声在封装噪声中起主导作用。随着60 ps ～ 100 ps时间范围内的接口的信号增强，近端噪声在电路处于5 mm（60 ps）到8 mm（100 ps）之间达到饱和。经观察在42.5 mm×42.5 mm封装中最大电路长度是24.2 mm。近端色度亮度干扰模拟使用4侵略线和1受害线的电路结构。每根侵略线用2 V阶跃电源和50 Ω的电源阻抗来驱动。每个串扰终端是50 Ω，而干扰两端的终端都是50 Ω。被模拟的噪声是由4根侵略线阶跃输入在受害线中感应而成。为了减少近端噪声，网络电路组用将驱动和接收器分别相邻安置来使影响最小化。举例来说，当感应电路没有终止，渗入的近端噪声就会有增加到2倍，因为遇到高阻抗终端而反射回了线路而得到双倍的近端噪声波。在均匀介质中带状线电路里的信号传播的远端色度亮度干扰噪声非常小。信号并不在TEM模式的范围内传播。因此这种设计结构的通孔耦合是可以忽略的。

2.4 电源分布分析

电源平台分离和分配的方案必须谨慎选择以避免电流回路的问题。这些中断能造成不必要的反射和耦合，和因此造成的噪声减少界限。推拉驱动的电流回路分析可以用于计算设计电流平台通孔位置以保证电流回路的连续性。电源和电流回路的通孔分布对高速设计来说非常重要。在设计过程中，一种内部发展的IBM设备被用于显示和量化封装层之间的通孔分布。目的是保证整个结构中通孔的数量和分布的均匀性。它的数量不能少于芯片上通过积层层的电源和地的C4的数量。因为芯板层尺寸和密度的限制，芯板层通孔数量必须大于等于电源球栅阵列（BGA）的焊球数。

电源分布的频率分析按照分析的需要和结构的特征主要侧重于相应的频宽。如果决定选用板材上退耦，电源有效阻抗的分析将达到几兆赫。而因为更低的自感应系数和封装电容，例如交叉电容（IDCs）低自感应芯片阵列电容（LICAs）埋入电容，封装分析将延展到几十兆赫。尽管这种模型有较好的精确度，但它极端复杂，需要大量的计算时间，因此考模型的精确性和复杂性之间的必须做一些平衡来获得一个可以接受的模拟时间。

从一个完整封装模型中一些例如电路通孔耦合、信号到电源的管脚比例的影响来看，它们可以被学习并预测大致的执行速度。简化的模型能提供一个快速的模拟，排除不同源的耦合和噪声来研究反射、减弱等信号路径影响。

2.5 设计校验

现有的高性能需求带来很多复杂的含有上千种网络，几个打线层和众多需要被定义和校验的电子标准（阻抗，歪斜需求，噪声耦合，电路阻值等）的设计方案。因此需要一种简便的方法来定义这些网络和参数组。和IBM电子设计自动控制（EDA）组一起作业的系统和芯片设计人员已经发明了一系列被命名为POF的设备组。这些设备自带或可以从名为ChipBench的IBM所有的ASIC平面布图设备里直接提取芯片目录和驱动种类的信息。使用这些设备只要将封装要求按格式输入就能自动运行设计芯片图形，打线封装并进行常规电路校验来确保设计有效。因为这些设备是集成在一起的，如果封装目录改变了，升级封装设计需求、芯片图形规则和电子检测是非常快捷，自动化和同步化的。使用自动检测方式的电子校验设备减少了运转时间。随着更多设计元素例如通孔密度、电流回路和其他打线细节的进一步需求，使用电子设备的更多的电子校验将变得越来越重要以确认设计能满足客户的要求。

3 高速高功率应用的设计挑战

3.1 未来的微处理器的特征

就SBU积层基材技术来说微处理器应用是主要的挑战。几个关键的驱动因素给积层技术带来明显的影响。其中之一就是芯片尺寸从2005年的260 mm2～350 mm2增加到2006年的260 mm2～ 400 mm2。另一个重要因素是微处理器电源同时也从120 W增加到200 W。高芯片电源值导致电流密度的增加，如果此时积层设计部进行谨慎的分析和调整，那么电流密度就会超过允许范围。当电流密度增加，积层材料在预期的更高运行温度下会有怎样的反应是不能被确认的。

高功率值和芯片上脆的低k介质层加速了填充层（CTE＝50）和芯片层（CTE＝3）之间热延展系数（CTE）不匹配的危机。这就需要发现新的填充材料来解决芯片和积层基板之间的CTE的热延展平衡问题。信号数量也将从400～800个信号增加到1200个信号。只有更多的积层层数才能支持更高的信号数量。由于C4间距从225μm减小到150μm，微通孔的形状也需要减小。未来微处理器的应用需要更多电压区域。处理器的频率将从2 GHz增加到5 GHz。同时芯片外处理速度将从0.8 Gb/s增加到2.5 Gb/s，这就需要将阻抗的公差从20%减少到10%。

由于微处理器设计需要更高的电源能耗，这就在ASIC基板分析上带来了额外的复杂性。这些设计变得非常复杂并需要多领域的共同努力来解决。高功率微处理器需要高电流通过有机积层层，有时电流值高达150A。电流要能畅通的经过基材来支持产品的功能和信赖性。基本中无处不在的电源管理方案的执行发动了一个穿越传播所有积层层的设计连锁反应。在电流分布中，电源特征是关键，它同时提供电流回路，也定义高速信号的三层基板。通过电子模拟和打线测试，为了得到可接受的工作方案，需要预先通过电子模拟来得到多方面设计的最佳化路线。信号平台结构在基板内的数量、位置和临界信号路径被电源管理安排所影响。它必须在每一个设计改动的同时进行一些调整。

一般的高功率ICs积层基板应用被电源交联数量限制，而电源交联数量需要满足系统板的电流需求。与芯片载具的惯例相对照，信号I/O是最重要部分。在使用几千个C4的高功率应用中，最少一半的应用是电源管脚。所有的应用都需要得到高电流的支持。晶圆技术在芯片C4连接的直流电输送容量上有固有的限制。而板上每一个类似的BGA连接也有同样的直流电限制。普通情况下允许每个0.6 mm直径的BGA连接（最高直流电上限为500 mA）支持3个C4（每个150 mA ～ 200 mA）。各种电源区域的总电流值和地可以定义所需的电源BGA的总量。基于国际标准的BGA间距，这个总量加上I/O的BGA数量就能得到模组的尺寸。举例来说，需求150 A电流的单一的电源区域需要最少300个电源BGA，还需要300个BGA分配给模组地网。在微处理器应用中，相对累计所需信号数量，电源能耗作为定义最终模组尺寸的关键因素显得更加重要。对于从基板区域内供应电流到微处理器芯板来说，高电流的条件更加苛刻。这些芯板消耗了大多数的芯片电源，在积层层中形成了高电流密度和高温的区域。这就需要提供从基板到芯片的低电阻路径给这些区域。通过在基板设计中增加几个低阻值平行路径直流电下降和中频噪声都可以最小化。

为了控制直流电压的降低和减少中频噪声，一些有创意的基板电源网络设计技术得到发展。这发动了初步的积层堆叠的设计和评估以减少再设计周期的数量。不同于一般的陶瓷封装，有机积层和覆铜可以提供一个低阻值的水平电流路径。这些由激光通孔和通孔电镀形成的垂直电路起到了类似陶瓷封装中的打线路径的效果。通过被定义为电源层（PP）的金属层能完成基板堆叠层内的横向电流的传输。这些由33μm ～ 35μm厚的铜层构成的电源层有助于在有机积层区域中的电流平均分布。也能在4-4-4之类的SBU刚性多层芯板中工作。堆叠芯板内每个主要的电流区域都有一个电源层分布。