基于高速安全存储SoC芯片的PCIe与SATA通路验证

于哲 周舜民 陈方

摘 要：针对传统SATA控制器存储系统性能受限、安全性不足问题，提出并设计了一款可实现PCIe（peripheral component interconnect express）与SATA（serial advanced technology attachment）协议传输数据互转，基于SM4算法实现本地数据安全存储的高速安全存储SoC（system of chip）芯片。通过构建合理的片内PCIe与SATA互转数据传输通路，利用PCIe VIP（verification intellectual property）及UVM（universal verification methodology）技术搭建系统应用级仿真验证平台，设计基于SystemVerilog语言的源激励用例和C固件，利用脚本自动化控制实现仿真验证。仿真结果表明，该SoC芯片通路上各设备链路建立正确，实现PCIe与SATA互转通路数据正确传输，测试带宽472 MBps，基于SM4算法的本地安全存储加解密无误，SM4算法加解密带宽1.33 Gbps。根据仿真实验结果可知，该PCIe与SATA桥接转换SoC芯片架构设计是可行的，实现了本地数据的安全存储，为进一步进行数据高速转换访问、安全传输存储研究奠定了重要基础。

关键词：PCIe与SATA互转；PCIe VIP ；UVM；C固件

中图分类号：TP336   文献标志码：A    文章编号：1001-3695（2024）05-030-1496-06

doi： 10.19734/j.issn.1001-3695.2023.09.0445

Research on PCIe and SATA path verification based on high speed secure storage SoC

Abstract：This paper proposed a high-speed secure storage SoC （system of chip） chip to address the issues of limited performance and insufficient security in traditional SATA controller storage systems， which could achieve the protocol data exchange between PCIe and SATA， implement local data secure storage based on the SM4 algorithm. By constructing a reasonable data transmission path between on-chip PCIe and SATA， utilizing PCIe VIP and UVM to build a system application-level simulation verification platform， it designed SystemVerilog language testcases and C code firmware， and controlled verification automation ran with scripts. The results show that on-chip devices IP establish links and channel data transmission correctly with bandwidth of 472 MBps between PCIe and SATA， SM4 algorithm implement local storage data encryption and decryption correctly， bandwidth up to 1.33 Gbps. According to the experimental results， it can be concluded that the SoC chip architecture design for PCIe and SATA bridging conversion is feasible， achieving secure storage of local data， and laying an important foundation for further research on high-speed data conversion access and secure transmission storage.

Key words：PCIe and SATA mutual conversion; PCIe VIP; UVM; C firmware

0 引言

傳统SATA（serial advanced technology attachment）［1］接口协议技术曾广泛应用于各种高速存储传输设备，在当今数据呈几何式爆发增长的时代，SATA接口因其最高只能达到6 Gbps［1］的速率限制，已难以满足当前高速数据存储传输需求。采用高速串行全双工点对点通信架构模式的PCIe接口协议技术，凭借其出色的传输速率、强大的兼容扩展能力［2～5］，在计算通信、服务器、存储设备等众多应用领域逐渐成为主流，成为新一代高速设备必备功能接口［4～6］。SATA因其开发相对简单、成本低，在低端单一盘数据传输存储领域仍占据较大份额，具有较大的应用价值。在大容量服务器存储领域，连接服务器主机实现RAID（redundant array of independent disks）磁盘存储阵列扩展连接的接口主要还是SATA接口。同时，在航天航空、通信系统、大数据服务器集群等对芯片稳定性和安全性要求高的应用场景［5］，都部署有成熟的SATA应用，难以在短期内实现PCIe的全面替换，SATA与PCIe将在较长一段时间内共存。当前市场上常见的PCIe与SATA互转存储芯片主要为国外芯片，价格较高，安全性难以保证［5，8］。因此，研究实现两种不同接口协议设备间数据高速交互传输具有重要意义。

当前，有关PCIe与SATA协议数据传输高速互转研究主要集中于存储领域主机与存储系统接口互转功能实现、大型RAID磁盘阵列或多通道存储阵列系统构建以及相关的带宽、性能优化研究。有关PCIe与SATA协议数据互转典型研究有：文献［5］研究设计了一种基于片内总线控制交互的4路PCIe控制器转4路SATA AHCI控制实现数据转换传输电路，并在FPGA上进行测实验证；文献［6］指出传统CPU处理SATA固态硬盘读写存在内存带宽、实时数据等性能限制，提出并设计采用FPGA作为逻辑控制中心进行SATA固态盘的RAID0存储阵列系统设计，FPGA逻辑系统中优化设计的内存管理模块及RAID0阵列模块是实现高速PCIe到SATA转换的关键，系统实现了稳定的高带宽数据存储；文献［7］研究了一套基于VPX总线架构为底板的数据交互存储系统，存储子板与主机数据交换以VPX总线架构底板上的SRIO总线作为通信总线媒介，实现了一种存储阵列独立可控的数据交互存储系统；文献［8］研究设计了一款基于RISC_V处理器的HBA桥转接控制器芯片，旨在填补HBA桥接芯片国产化空白，支持8路PCIe 3.0和8路SATA传输接口，可实现两者独立或构建通道进行数据存储交互。上述研究虽然以单板、单芯片方式直接或多板卡间接通信实现了PCIe与SATA协议数据转换功能，但并未关注数据本地存储安全方面内容。本文提出的高速安全存储SoC芯片可实现类似HBA桥控芯片的主机内存与存储系统数据交互，也可用作SATA固态盘的主控，同时通过硬件实现本地数据安全存储。

本文自研的高速安全存储SoC芯片是一款可以满足多种存储介质数据安全传输和访问控制需求的自主可控存储安全加固SoC芯片，集成了PCIe 2.0和SATA 3.0版本等高速传输接口模块，在设计的C固件驱动下，可实现PCIe和SATA协议接口互转访问功能，文中基于PCIe VIP和UVM技术对此进行系统层面的仿真验证［9～14］。

1 芯片及验证数据通路设计

1.1 芯片架构

图1为设计集成有PCIe、SATA等高速外设接口的高速安全存储SoC芯片主要模块体系架构示意图。芯片以ASIC（application specific integrated circuit）设计为思想核心，以32位多层AMBA（advanced microcontroller bus architecture）总线矩阵作为系统架构总枢纽，采用具有国产自主知识产权的32位龙芯LS232嵌入式CPU，支持硬件实现商密SM4存储数据流加解密算法，算法可编程配置密钥，集成硬件实现网络MAC、网络协议栈解析等功能单元，外部安全检测部件包括电压、温度和光检测等常规通用传感器功能支持，具备丰富的（如UART、SPI、IIC等）低速接口，并包含DMA控制、中断、时钟、复位等系统控制必备模块。

1.2 验证数据通路设计

PCIe功能复杂，可应用于多种不同场景，每种应用场景下需要进行特定的需求配置，在高速存储SoC芯片中主要配置实现应用PCIe最核心的高速数据传输功能。设计高速存储SoC芯片PCIe EP（end point）、SATA host及SATA device三者构成片内高速数据传输通路。

1.2.1 数据通路传输理论基础

PCIe与SATA协议实现采用类似TCP/IP的分层结构设计，且两者核心都包含传输层、数据链路层及物理层，两者物理层都使用差分对信号进行物理电气层数据傳输［1～5，11～14］。在设备进行稳定的数据传输之前，PCIe和SATA都必须确保链路已建立且运行稳定，SATA设备间通过OOB（out of band）序列交互方式进行稳定链路建立，PCIe由物理层基于LTSSM（link training and status state machine）状态机自动完成链路初始化与训练实现稳定链路建立。对于协议数据信息、控制交互信息的逻辑传输，两者都采用定义封装成帧的方式进行传输，图2和3分别为PCIe和SATA的帧格式。对于PCIe协议，信息由传输层形成TLP（transaction layer packet）包传输到物理层经过的每一层。都会对帧添加相应的头或尾标识符，其中framing指在物理层添加的对应数据帧格式start和end标识符；在接收端则每层依次进行相应层的头尾封装剥离。对于SATA而言，传输层形成FIS（frame information structure）帧，经由数据链路层添加帧头和帧尾标识符生成在物理层传输的封装帧，物理层不再封装成帧。由于SATA的内部buffer空间只有7个双字大小，在数据传输过程中会引入HOLDp和HOLDAp源语实现数据流控机制，在大数据量传输过程中频繁的流控操作将消耗大量时间，这也限制了SATA速率进一步大幅提高的可能性，PCIe则不存在该问题。

1.2.2 待验数据通路设计

高速存储SoC中可通过PCIe EP与SATA host/device两者或三者之间组合构成多种片内高速数据传输通路。为了最大限度地测试SoC对片内各高速接口数据传输控制是否正确实现合理调度及各模块通路功能，本文将片上SATA host和SATA device模块进行PHY引脚互连，构成片上SATA loop回路，PCIe EP通过PHY与PCIe VIP互连，片内两个DPRAM模块作为数据缓存桥梁，整体上构成一个主要由PCIe与SATA host及SATA device共同作用的数据通路。

预期设计中，假定正向数据传输由PCIe RC（root complex）端发起，通过PCIe链路将数据发送到片上PCIe端，片上PCIe通过内置DMA将接收到的数据发送到DPRAM0，SATA host从DPRAM0读取数据，通过SATA loop回路发送到片上SATA device端，SATA device将接收到的数据写入DPRAM1进行存储；反向数据传输通路则由SATA device从DPRAM1读出数据发起，数据依次经由SATA host到DPRAM0到PCIe EP再到PCIe RC端。通路中PCIe RC功能由PCIe VIP替代实现，整个数据通路的功能由烧录到SoC芯片中相关C固件驱动代码调度控制实现。待验通路结构如图4所示。

2 验证平台

2.1 验证平台设计及运行

验证平台设计分为两部分，包含构建验证DUT（design under test）数据通路的SoC芯片和基于UVM的ENV验证环境。SoC芯片部分由待验DUT通路和C代码组成，C代码实现芯片的固

件驱动，控制芯片相关设计功能实现。C代码固件设计是整个平台通路运行测试设计关键之一，将在3.3节进行详细设计说明。验证平台部分，interface定义了ENV所需的PCIe接口相关信号，ENV例化整个仿真环境所需的组件，包括PCIe VIP、LTSSM monitor、scoreboard及agent等组件［9～14］。PCIe VIP用作仿真的RC端BFM（bus functional model）模型，其中testcase作用于VIP的API以控制平台的激励源产生，LTSSM monitor组件用于对PCIe链接建立过程LTSSM状态跳变的监测，scoreboard用作结果比较，agent组件中例化两个monitor分别用作PCIe EP端RX和TX方向的接口信息监测收集，并送入scoreboard进行对比。monitor组件实现PCIe接口TLP传输协议时序逻辑功能。图5为验证平台架构示意图。

验证平台运行分为基于SoC的C固件运行和UVM机制控制的仿真环境运行两部分，makefile脚本组织实现平台运行管理。平台运行中，C固件代码源文件与定义的头文件、启动文件及编译链接脚本文件等文件一起进行编译链接生成hex文件，hex文件加载到flash暂存，待加载到内存后，CPU从内存中读取操作指令运行。ENV环境按照UVM的执行流程运行，依次执行build、connect、configure、main、shutdown及report等阶段phase，进行UVM平台组件的创建、连接、参数配置、主体运行及结果报告等UVM树结构创建及平台运行流程管理［9～14］。在build_phase阶段将同时完成PCIe VIP的实例化及相关全局变量和随机值的初始化设置。

2.2 PCIe VIP应用架构分析

图6为验证平台中PCIe VIP的架构示意图，其主体包括API应用模块和PCIe SVC VIP两部分，其中PCIe SVC VIP为synopsys提供一个加密PCIe BFM总线功能模型实例，可配置实现PCIe RC端功能。API应用模块作为实现VIP功能的主机端应用模块，主要由link_ctrl类、pcie_cdm类、pcie_tlp_xactn类、pcie_device_rules类及pcie_device_cb类五大应用实现类组成，实现链路建立控制、接收测试用例配置和激励源控制生成等功能。

在仿真初始化链路训练阶段，VIP通过link_ctrl类的应用与DUT中的PCIe EP建立稳定链路；当需要通过VIP对DUT中相关配置空间寄存器和内存进行访问操作时，VIP实例化调用实现pcie_cdm类功能，通过类中定义的相关功能函数构建配置和内存访问激励；API中pcie_tlp_xactn类主要用于VIP与DUT中PCIe EP交互的TLP包发送或接收的交互，以及对DUT访问请求作出相应的响应；VIP根据pcie_device_rules类中定义实现的过滤规则对接收和发送的包进行仲裁判斷；通过创建例化pcie_device_cb类定义的各种API虚拟回调函数，VIP可实现对应函数功能的访问或测试。

3 验证实现

3.1 测试点说明

本文以满足系统应用需求为核心出发点，重点关注片上系统高速传输模块不同应用组合方式的通路数据传输，以及SoC芯片中数据流安全存储加解密功能正确实现与否。用例处理根据PCIe VIP发送数据的方式分为非链式和链式DMA传输两种，同时考虑与SATA的DMA、PIO、NCQ的不同数据传输方式组合及SM1、SM4加解密功能实现。表1列出SoC系统软件层面C固件测试用例，exp和act分别为预期和实际运行的测试结果。

3.2 激励用例实现

验证平台中RC模式的PCIe VIP激励源由testcase控制生成，激励用例扩展于BaseTest，BaseTest扩展自uvm_test，在build_phase和configure_phase阶段完成相关用例名的注册、组件连接和控制变量配置，在用例的main_phase主体中完成用例的功能实现［9～14］，主体功能实现中调用的函数在VIP应用中以带参形式提供，产生输出的激励序列通过PCIe PHY链路注入SoC芯片进行流通传输。

在激励源用例中，main_phase是控制激励产生的核心，设计功能控制流程类似，对于PCIe VIP而言，仿真中修改配置相应应用模式和参数即可。其功能实现主要包括：a）调用find_trgt1_address函数分别配置PCIe VIP发送端的DMA内存起止地址和DUT中接收数据存放的起始地址；b）调用creat_context函数进行DMA操作必需的读写类型、传输字节大小、起始及结束地址等参数配置；c）完成DMA传输配置后，调用set_rie_done_addr和set_rie_data函数设置RC端DMA操作传输完成处的中断标志；d）在完成DMA传输相关控制参数和中断配置后，调用hit_doorbell函数配置选择DMA数据传输的通道并启动数据传输；e）通过wait_all_xactions_done函数检测判断本次DMA数据传输的结束或等待超时。图7为激励源main_phase数据传输处理控制流程。

3.3 通路C固件实现

通路C固件主要对PCIe EP、SATA host及SATA device三种设备初始化、功能实现及系统调度流程控制等功能进行驱动实现，其实现流程主体架构可分为设备初始化、PCIe EP功能实现、SATA host功能实现、SATA device功能实现四部分。

平台中通路C固件代码主体可分成设备初始化和设备功能控制实现两部分。在设备初始化阶段，PCIe初始化主要完成设备capbility遍历确定，设备工作模式、内存地址分配及DMA初始化配置等工作；SATA初始化主要完成PRD、PRD命令list、各种命令FIS等结构体内存地址分配，进行全局复位控制，配置SATA host和device进入链路建立交互阶段等。PCIe功能主要通过nonll_dma_config、dma_doorbell、dma_com等函数实现，其中nonll_dma_config函数对PCIe内部DMA的操作类型、传输字节大小、起止地址等相关寄存器进行配置，dma_doorbell和dma_com则实现DMA的使能、通道控制及触发控制功能。SATA host在完成链路建立后首先执行中断和错误寄存器复位操作，SATA device在链路建立完成后，将发送signature FIS帧告知host已准备好并复位端口中断和错误寄存器，host在检测到device已准备好后，复位对应port的中断和错误寄存器；其后device进入检测触发状态，等待接收host端发送的命令帧，host端执行命令FIS结构体，包括PRD list长度、读取数据的起始地址、数据长度、配置命令的类型等各个字段域值的配置，并获取数据组织命令帧发送给device。device收到host发送的命令帧后，首先解析帧中命令域的值，根据命令类型进行相应的读或写操作，device根据解析出的命令类型组织构建PRD结构体的数据存放或读取地址、实体长度、数据长度等字段域值，通过FPDMA发送或接收DATA FIS，完成所有DATA FIS数据接收后，device发送D2H（device to host）FIS告知host此次传输操作结果，host获取D2H中的状态信息，清除端口的命令事件、命令及中断等寄存器值，固件主体功能至此结束。图8为C固件主体设计流程。对于安全存储SoC芯片内嵌SM4商密存储数据流加解密安全算法的实现，通过配置寄存器选择加解密模式、当前模式下的密钥值、使能加解密功能即可。

4 仿真结果分析

平台由makefile脚本管理运行并生成各log信息、波形等结果文件。仿真过程中VIP生成pcie_bfm_symbol.log、vtb_vip_trans.log等log文件，pcie_bfm_symbol.log主要记录链路建立过程中LSSTM的跳变过程，vtb_vip_trans.log记录仿真过程中VIP发送的相关配置或数据TLP包信息，这些log文件信息与波形结果形成印证。

4.1 高速接口链路建立分析

对于具有高速接口的复杂SoC芯片，实现boot启动加载正确的驱动代码让CPU能够正常工作是系统的基础，各种高速接口链路上电是否建立正确链接，是其应用价值实现的重要基础。图9中数字1～6标识了PCIe链路建立重要节点的变化。标识1信号由低拉高表示PCIe PHY link up；标识2处为LTSSM链路训练状态值，左侧信号值跳变显示c→11，说明链路进入L0状态可以正常工作，但观察mac_phy_pclk_rate为1，说明此时是GEN1速率链路建立成功，LTSSM继续进入reco-very状态进行GEN2速率链路建立；标识3处表明此刻链路速率进行了GEN1到GEN2模式的切换，在图10 pcie_bfm_symbol.log方框中的信息也得到印证；标识4处对core_clk信号局部放大，可以看到频率改变了，直到标识5处LTSSM状态再次跳变为11，标志GEN2速率链路建立进路L0状态可以正常工作；但直到标识6处信号由低拉高才真正表示PCIe设备间链路建立完成，可以准备信息传输。

图11为SATA OOB链路建立结果，字符串为对应时间段收发交互序列类型。host端发送COMRESET序列，device接收到COMRESET序列后发送COMINIT序列信号响应，host收到device的响应序列进行calibrate并发送COMWAKE序列，device收到COMWAKE序列后进入calibrate并响应发送COMWAKE序列给host端，之后双方通过收发相同速率的ALIGN对齐源语进行速率协商，直到host收到对齐源语后为连续三个的非对齐ALIGN信号，表示链路建立完成，可开始正常数据传输。

4.2 通路数据传输分析

图12中，数字1～12分别标识了DMA方式VIP端发送的数据被PCIe EP接收后倒传回VIP的一个完整通路数据传输过程，此处传输数据大小为512 Byte。PCIe EP端接收VIP发送的数据并写入DPRAM0中，SATA host从DPRAM0读取数据，以应用命令的方式将数据发送给SATA device，SATA device将接收到的数据写入DPRAM1中，至此验证了PCIe EP接收数据PCIe EP（RX）→DPRAM0→SATA host→SATA device→DPRAM1部分通路传输的正确可行性；SATA device在接收到host端发送的读命令帧后，将数据从DPRAM1读出，依次经由DPRAM1→SATA device→SATA host→DPRAM0→PCIe EP（TX）等模块构成的通路路径传输，验证了PCIe EP获取片内组织数据发送的正确可行性。图13中的数据为通路上数据局部放大展示。图14 vtb_vip_trans.log中展示了VIP发送的局部源数据。

4.3 数据安全加解密分析

图15为使能SM4进行数据流加解密存储仿真結果。其中keyen信号指示key值有效使能，sk信号为可编程修改的128位key值，mode为1/0，分别表示加密/解密，crypt_en信号为高有效期间实现数据的加解密处理，data_i和data_o分别为原文或加密后密文。图16、17为对数据流加密、解密操作局部数据显示。其中加密部分显示的5组完整密文结果对应原文数据为十六进制数0x8～0xc，解密部分对应的5组密文对应解密后的结果为十六进制数0xc～0x10。

4.4 性能分析

高性能安全存储SoC芯片CPU工作主频300 MHz，集成的PCIe 2.0理论带宽可达500 MBps，SATA 3.0 理论带宽可达750 MBps，理论上构成的通路带宽应该几近于500 MBps。在仿真测试中，系统主频最高可达327 MHz，整个通路带宽主要受PCIe端影响，最大带宽为472 MBps，SM4加解密带宽1.33 Gbps。通路带宽与其理论值存在一定的差距，主要原因有两个：a）PCIe、SATA两者编码都存在一定带宽开销；b）PCIe发往片内DPRAM时，需要对DMA TLP包进行片上总线格式包转换，需要消耗一定时间。

5 结束语

以PCIe和SATA为高速接口的多种存储介质在一段时间内呈共存状态，有必要解决主流PCIe技术与传统SATA技术介质访问的兼容和互补问题。本文对设计可实现多种存储介质高速接口独立或转换兼容访问的高速存储SoC芯片，通过构建合理的数据传输通路，结合PCIe VIP及UVM技术搭建整体SoC系统层面应用级的仿真验证平台，设计基于SystemVerilog语言作用于VIP的源激励用例，通过对PCIe和SATA协议应用的分析理解，设计编写作用于SoC芯片中数据通路传输控制实现的C固件代码，在脚本的自动化控制运行下实现仿真验证，并生成log信息文件和波形文件。结合log文件和波形文件的分析，证明了该SoC系统芯片集成的各高速接口可以正确实现与对端设备的链路建立，并在CPU作用下根据设计的C固件代码，使片上模块间构成的数据通路按预期进行数据传输，验证了该SoC芯片设计在PCIe和SATA多种混合高速接口控制系统架构中兼容转换访问的可行性，通路仿真带宽472 MBps优于文献［5，6］的单路带宽，在最终的实际成品中会存在一定的损耗；SM4加解密带宽1.33 Gbps略优于文献［15］的1.27 Gbps。

本文研究为后期高版本协议PCIe快速集成应用和通路数据加解密安全存储研究奠定了重要基础，是后期调试优化的重要参考，本文的设计验证研究对于实际应用及数据认证、安全传输存储研究都具有重要意义。

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