基于电路分块的超大规模集成电路测试技术研究

鲁 芬

（武昌工学院 智能制造学院，湖北 武汉）

引言

随着现代化社会的飞速发展，超大规模集成电路测试技术应用较为广泛，通过对于测试技术更为优化的研究与经验累积，使得内部结构复杂的超大规模集成电路能够精准得到测试[1]。通过测试技术能够降低测试成本，使得集成电路产生得到更多的重视。在测试技术的应用过程中，与电路设计相关问题进行测试后成为研究重点。在生产阶段，为了能够得到没有故障的集成电路芯片，需要对其进行严格检查。通过激励与分析响应来判断芯片中存在的故障。在测试开始时，通过未知状态和测试码序列来增加测试电路中的组合逻辑，获得制定长度与顺序的测试序列。这样不能够降低测试方法的复杂性，还能够通过对局部进行扫描的方法对设备外壳进行测试，满足了检测实际存在物理缺陷的可能。由于传统的测试设备无法跟上电路规模扩大后的更新速度，对整体结构的测试性较差。在对每个子电路的输入输出进行控制过程中增加额外电路逻辑，硬件开支较大。在实际过程中，运用穷举测试面对大规模组合电路时，故障覆盖率低，受多种条件影响使得输电线路运行较差。同时，当电路的门级增大，敏化通路变得更加复杂，难以有效控制，使得超大规模集成电路测试结果不符合预期目标。因此现阶段，以超大规模集成电路测试技术为研究对象，结合实际情况进行实验与分析。

1 超大规模集成电路测试技术

1.1 电路分块敏化通路

在测试超大规模的电路时，将电路划分为若干小块，设定将N 个输入端电路划分成M 块，每块中具有k 个原始输入信号，则所有分块电路的测试集长度为：

式中，E 为测试集长度。通过原始输入到各个子电路的输入，使得不同子电路的输出值都能够得到敏化[2]。根据敏化通路能够更为方便对子电路进行测试。但是在实际测量中，为了能够将电路进行有效分块达到优化测试生成的目的，需要将子电路通过CIST 结构进行独立测试。当电路门级增大时，测试中的数目也会增大，需要运用超图分解来进行电路分块。设置图G(x,e)为待划分的电路，其中x 为逻辑单元，在不同单元中具有不同面积，e 为节点集合，使得不同逻辑单元之间存在连接关系。将x 划分为k 个相同的子集x1,x2,...,xk，使得边集e 中的数量为最低。当(x,x,...,x)中的节点面积之和一致时，将超图的顶点分为k 个部分，与k 个部分顶点相连的边数最小，经过分解可以得到不同子电路中联系最小，这样在测试过程中的电路面积开销就会变小[3]。

1.2 电路布局规划添加连接约束

根据集成电路的布局，应用标准单元设计，将测量模块放置在不同位置，确定测量模块在芯片中的最佳位置[4]。在布局中，首先需要进行全局布局，首先为所有区域生成具体的布局，随后对其进行详细布局，为指定的电路部分建立实际的几何布局。通过设计布局后，再完成压缩，这样能够进一步减少芯片使用面积。运用蚁群算法群体优化算法，在超大规模集成电路中结合在分化成的小块搜索空间，对理想结果进行搜索。针对布局变化，选择分层设计来减少芯片的电路面积，这样能够形成布局的正常区域，其表达式为：

式中，H 为布局的正常区域；S 为布设平面；P 为在电路中存在的故障。则局域端点之间的距离为：

式中，t 为布局起点；u 为布局终点。如果布局的正常区域中存在子集Q，使得t 和u 可以在Q 中连接，即Q 中存在至少一条t 到u 的路径，表示T 为W 的连接图[5]。在分层架构应用中，设置两个连接点为(xi,yi)和(xj,yj)，两个连接点之间的距离运用曼哈顿距离公式进行计算，其公式为：

式中,T 为新的端点之间的距离。当明确两个连接点坐标时，通过公式就可以将连接点之间的距离计算出来。计算所有连接点之间的距离，并针对T 中找到(t,u)的最短路径，这样就能够在一定程度上降低搜索的复杂度。如果布局区域没有故障发生，两个连接点间的最短路径就不能构成路径图。如果布局区域有故障发生，可以根据故障位置再结合线网端点构造布局形成路径图，这样能够形成集成电路驱动区间，很好地添加了在测试过程中电路布局的约束。

1.3 IDDQ 测试技术在超大规模集成电路中测试

在超大规模集成电路测试中，对不同时钟周期施加在芯片管脚操作向量来用于测试。这种向量是基于故障，所以需要通过特定算法来生成。对于随机生成的向量，通过特定的测试向量生成电路生成，并根据测试长度来计算故障覆盖率，判断不同方法中的故障覆盖率大小从而得到最优测试技术，具体见图1。

图1 混合测试方法示意图

通过故障的等价压缩，按照电路功能来进行判断后对组合电路进行测试。对于时序电路，可以将时序电路中的触发器当做组合电路的一部分进行分析。为了能够准确对电路进行测试，在测试中可能会存在瞬态电流击穿的情况，这是需要转换不同的操作模式，使得工作的电流范围增加，构成控制环路，由电流测试放大器测量，将输出端产生的电压与流经被测器件的电流形成一定比例，得到最后的电流值，并由引脚输出。在确定测试向量后，通过电路元器件的故障监测点与实际值之间的差异，检测到故障，将结果进行输出。对于随机测试向量生成，需要通过计算得到：

式中,L 为随机测试向量长度；λ 为参数。生成的测试向量中存在测试向量的特征。根据不同故障类型的需要，通过逻辑电路按照用途进行模拟，这样能够在输入端发送多个测试信号，根据比较输出结果与实际结果是否正确，判断出电路中是否存在故障。

2 实验测试与分析

为了验证提出的测试技术可靠性，需要设置三个小组，分别运用本文方法，文献[1]方法和文献[2]方法进行IDDQ 静态电流测试。根据测试记录，对输出波形中的振幅进行与实际值的比较。其中，振幅的实际值为-10～10 cm。当测试技术测试值与实际值一致时，说明该方法能够准确对超大规模集成电路进行测试，从而判断芯片在生产过程中是否为缺陷。

2.1 搭建实验环境

搭建实验所需的超大集成电路测试平台，测试平台的硬件主要为PXI 总线机箱，RT 控制器，PXI 卡测设备、远程控制台和124 芯片测试接口。同时针对接口配备同类型的打印机和计算机。使用的同步模拟输出卡为CP-12，计数器一台，矩阵开关模块为PCO-45S。同时配备一台万用数字表，一台示波器。具体测试平台总体结构图见图2。

图2 测试平台总体实物图

计算机通过远程控制台对不同设备和模块进行控制。同步模拟输出卡进行信号输出，每条输出通道的速度最高为2 M/s，分辨率为12 位，电流驱动能力为8 mA。超大规模集成电路测试平台通过120 芯连接器将测试接口与外部接口进行连接。面对超大规模集成电路在海量数据管理过程中，运用DIde 软件进行数据分析与可视化显示。根据同步模拟输出卡的模拟应用，能够在设计板中显示波形发生功能。选择出模拟输出电压通道，根据波形选择采样模式进行连续取样，确定触发器参数并将波形写入后进行波形输出。在测试过程中首先要明确具体的测试任务，对任务中的每一个需要产生的输入信号和需要测试的输出信号进行测量。通过矩阵开关的切换，将需要输入的信号换乘被测电路的输入端，将测试的输出信号运用万用表设备进行精准测量。

2.2 结果与分析

针对本文方法在VO4 端测试过程中的连通性，通过矩阵开关将集成电路中的信号源连通到VO4 端，这样能够使得信号源的输出信号可以输入到电路中，从而测试其连通性，具体结果见表1。

表1 矩阵开关控制

通过Lab 控制集成电路VO4 端连接3.08 Ω 电阻，23.1 mA 动态电流和12 V 抗干扰电压，在VO4端功能测试存在波形时，针对行4 中未连通的故障引起的高静态电流进行研究。对测试距离数据进行输出，得到三个小组的输出波形见图3。

图3 测试记录中输出波形

由实验结果可知，运用本文方法小组在VO4 端的振幅为-10～10 cm，与实际值完全一致。而运行文献[1]方法的小组在VO4 端的振幅为-15～25 cm，运用文献[2]方法的小组在VO4 端的振幅为-20～20 cm，均与实际值不相符。说明运用本文测试技术能够符合集成电路测试需求，根据设计流程进行稳定严谨的测试，能够测试大量数据，缩短测试数据传输过程中所需时间，降低测试成本。

结束语

为了控制成本通过不断改进和组合的方式进行对电路进行测试。本次在设计电路过程中，考虑测试的复杂程度，设计出易于测试的电路。这样不仅能够提升测试系统利用率，还能够获得较好的经济效益，满足算法对于应用性的要求。通过算法不断优化，能够将一个规模比较大的电路分成不同小块，有效降低测试时间和成本，实现对于目标来说更有效，更准确的测试。