中频宽带信号采集存储回放系统设计

罗义军，覃语豪

(武汉大学电子信息学院，武汉 430072)

数字通信环境无时无刻都需要对数据进行采集回放处理，对这些通信射频信号的高速采集以及回放测试具备极高的应用价值，这不但能对复杂信号进行采集，而且采集后的信号也可以通过回放功能进行复杂电磁环境的模拟，非常方便通信算法研究，减少现场测试的时间。并且随着通信技术的发展，所需的信号带宽也越来越宽。

文献[1]体现了高速数据采集在军事箭载上的应用；文献[2]则设计了一种通用化的采集存储设备，体现了高速采集设备的重要性。这两种方案都对高速数据进行采集存储，但并没有实现回放功能，同时文献[2]采用flash进行缓存，相比于PCIE(peripheral component interconnect express)配合上工控机，速度和存储量都略有不足。文献[3]加入了数据回放功能，形成了一个完整的系统。但是主要重点放在了射频前端，如果提高中频接收的带宽，则可以实现对更高频率的射频前端的匹配，从而提高设备的通用性。文献[4]采用国产器件基于FPGA(field-programmable gate array)+ADC(analog-to-digital converter)/DAC(digital-to-analog converter)搭建了一个采集存储回放系统体现了国内对于该种系统的迫切需求，但性能相比主流器件仍有不足。

FPGA内部的逻辑规模扩大，时钟频率高，并且拥有并行处理能力、内部延时短、配置接口灵活等优点，配合以基于JESD204B传输协议的高速ADC/DAC器件，能很好地满足各种系统的需求。

基于上述背景，现基于FPGA+ADC/DAC设计并实现中频宽带采集存储回放系统。可以处理400 M带宽的中频信号，提高设备的通用性。利用高速ADC对经过变频后的中频信号进行采集，板载存储芯片缓存采集信号，然后通过数据传输总线传到上位机进行分析，也可以通过DAC实现回放功能，将存储的数据下载到系统上发送，为外部的测试提供场景模拟。

1 系统架构设计

本次设计的中频宽带信号采集存储回放系统硬件主要分为高速采集回放FMC(FPGA mezzanine card)子板、FPGA数字处理载板以及工控机3个部分。整个系统的结构框图如图1所示

ADC：analog-to-digital converter；DAC：digital-to-analog converter;FPGA：field-programmable gate array；PCIe：peripheral component interconnect express；DDR：double data rate synchronous dynamic random access memory

整个系统由采集回放子板、FPGA载板、PCIe接口、DDR3(double data rate synchronous dynamic random access memory)缓存模块和工控机组成。采集回放部分放在子板上，与FPGA载板部分分开，采用的是FMC夹层卡设计方式。这种设计将数据采集回放与FPGA处理分开，利用FMC进行连接，一块载板就可以应对多种采集需求，可以节省设计时间[5]。子板使用芯片为AD9680、AD9152和LMK04828，载板的FPGA芯片采用Xilinx公司的XC7K325TFFG900,并且外挂DDR3内存条，PCIe接口使用金手指插槽，载板与子板实物图如图2所示。

图2 载板与子板实物图

整个系统的工作基本流程为：采集命令下发后，利用采集回放子板上ADC器件采集、量化和编码组帧，通过JESD204B协议接口输入FPGA信号处理载板，在FPGA信号处理载板内部缓存到DDR3，再利用PCIe接口发送到工控机分析；在上位机选用128 G的内存条来进行采集数据的缓存，在空闲时将内存的数据存储到硬盘中。回放时，工控机发送命令，将上位机存储的信号读出到FPGA信号处理载板，然后再由FPGA按照JESD204B协议进行映射组帧，送入DAC器件转换成模拟信号发出[6]。

2 系统整体设计实现

2.1 FMC子板芯片选型

本次设计需要对400 M带宽的中频信号进行采集存储回放。所以对ADC/DAC的量化位数和采样频率有较高的需求。根据带通采样定理，并且采样率越高，所采信号对频谱混叠抑制效果更好，则采样频率最好达到1 GHz。量化位数越高，采集回放越精确误差越小。同时根据带通采样定理，为了满足宽带采集的需求，采样率要足够高。所选的AD/DA器件选型主要从量化位数、采样频率和模拟输入带宽三个方面来仔细衡量，同时考虑到子板的尺寸问题，芯片的尺寸不能过大。AD使用AD9680，AD9680是ADI公司推出的14位、双通道模数转换器，其AD9680-1250款最高采样频率能达到1.25 GHz，支持JESD204B编码输出，可用于高达2 GHz的宽带模拟信号采样，满足400 M带宽的需求。DA使用AD9152，AD9152也是ADI公司推出的一款双通道、16位高速数模转换器，支持JESD204B子类1接口，最高采样频率可达2.25 GHz，同样满足带宽需求，并且尺寸也不大，便于子板芯片布局。时钟芯片使用LMK04828，LMK04828输出时钟频率最高可达3 080 MHz，支持JESD204B。内部集成了两个PLL(phase locked loop)，其中PLL2可以产生14个时钟信号，能够被配置为JESD204B需要的器件时钟和SYSREF信号，使AD/DA以及JESD204B链路可以正常工作。

2.2 系统参数设计

本次设计使用1 G的采样频率。AD9680和AD9152均为双通道器件，但AD9680两个通道不会同时使用，所以转换器个数M为1，AD9152转换器两通道需同时使用，所以转换器个数M为2，JESD字宽N′取16，基于式(1)，选择合适的链路通道数L，本次设计选择L为4。

(1)

式(1)中：LineRate为线速率；M为转换器个数；N′为JSED字宽；fs为采样率；L为链路通道数。

由式(1)可以计算得到AD9680通道线速率为5 Gb/s,AD9152通道线速率为10 Gb/s。样本数参数S为整数，通常设为1，本次设计为了提高数据的传输效率，选择参数S为2。

(2)

式(2)中：F为每帧字节数；S为每个转换器每帧输出的样本数。

由式(2)得到AD9680每帧字节数参数F为1，AD9152每帧字节数参数F为2，即采集链路JESD204B参数LMFS为4 112，回放链路JESD204B参数LMFS为4 222。多帧帧数K的取值取最大值32，根据JESD204B的时钟关系，在1 G采样率下，接收链路的核时钟为125 MHz,回放链路核时钟为250 MHz。

2.3 FPGA逻辑设计

整个逻辑设计可以划分为子板配置模块、信号接收发送模块、数据缓存模块、时钟管理、控制命令解析模块。逻辑设计顶层结构如图3所示。

图3 FPGA系统逻辑设计顶层结构示意图

2.3.1 JESD204B链路建立

将AD/DA以及时钟芯片按照参数需求通过SPI进行配置，从而使其工作在需要的模式并产生所需的时钟[7]。而JESD204B链路的实现在本设计中使用VIVADO的JESD204B IP核。在采集链路上JESD204B IP核需例化为接收器，链路的相关参数L、F、K以及线速率、参考时钟等根据2.2节的介绍来设置。本次设计LMFC缓冲区选择IP核提供的最大值1 024，使可变延迟尽可能大，AXI-Lite时钟选择默认的100 MHz，一般SYSREF信号被用在上升沿对齐信号，所以选择在下降沿来采样SYSREF信号，这样会更精确[8]。回放链路除了要设置为发送器，以及链路参数不同以外，其他设置与采集链路一致。同时由于JESD204BIP核的数据有专门的组帧格式，还需要对数据进行映射和解映射[9]。由于AD与DA的JESD204B链路结构类似，所以仅展示AD的JESD204B RTL图，如图4所示。

图4 AD JESD204B IP核

2.3.2 PCIe通道与DDR3设计

PCIe链路功能为连接上位机和FPGA信号处理载板，传输采集数据和命令，DDR3模块负责缓存AD9680采集上来的数据，等待上传命令，经由PCIe链路发送至上位机，可以令上位机在空闲时段处理其他事务，提高处理效率。

本设计中的PCIe接口采用PCIe2.0 x4接口，可提供的带宽最高可达2 GB/s,而AD9680采集数据带宽约为14 bits×1 GHz/8≈1.75 GB/s，本次采用的PCIe接口可以满足工控机和FPGA之间的数据传输带宽要求。

Vivado在设计上提供XDMAIP核，包含PCIe硬核和DMA功能。XDMA核提供AXI4-MM、AXI-Stream和AXI-Lite接口，其中AXI4-MM接口针对大流量数据读写，AXI4-Lite接口可以传输吞吐量简单的命令信息，完全满足本次设计的需求[10]。XDMA核内部结构总览如图5所示。

图5 XDMA核内部结构总览图

对XDMA(direct memory access)核进行配置，本次设计为4通道，配置传输速率为5 GT/s，AXI数据位宽为64 bit，接口输时钟频率为250 MHz，外部参考时钟设置为100 MHz，最大传输带宽为2 GB/s。

DDR3方面，Vivado为7系列的FPGA芯片提供了MIG 7系列IP核，用来控制DDR3的读写，并且提供AXI4接口，简化了设计难度[11]。本次设计硬件上选用的DDR3芯片容量为8 GB，封装为SODIMM。

当采集数据需要经DDR3缓存通过PCIe链路发送到上位机分析和上位机命令与数据下行到FPGA内时，需要将XDMA核与MIG 7系列IP核形成一条完整的上下行传输链路。对于DDR3的控制主要使用AXI4系列的总线，DDR3控制器映射顶层图如图6所示。

Memory Interface Generator为内存接口生成器

3 上位机界面与功能

本次设计需要上位机来作为采集回放系统的控制台，能够完成FPGA的复位、识别PCIe设备、子板板卡的状态、采集回放命令控制、上传数据的存储等功能。利用Visual Studio2017平台开发，按照需求在交互界面上显示对应的功能按钮与参数设置，并在留出日志区显示处理信息的状态，使用户更直观地了解上位机的运行状态。上位机界面如图7所示。

图7 上位机界面图

上位机工作流程如下。

(1)板卡自检，点击板卡自检按钮，会对子板芯片工作状态、PCIe设备号、FPGA载板状态检测，并会在日志内显示。

(2)FPGA复位，包含三个复位选择，会对FPGA系统、PCIe、DDR3进行复位操作。

(3)输入采集数据长度，开放采集缓存，然后开始采集，将采集数据写入硬盘内，数据管理框内会显示采集数据量，采集数据长度与之前输入采集数据相同时，会自动停止采集，也可以点击关闭采集缓存，结束采集，关闭采集通道。

(4)选择回放数据存储文件，点击开始回放缓存，然后开始回放，将数据下发到FPGA，点击关闭回放缓存，结束回放，关闭回放通道。

4 系统测试

4.1 系统与测试环境搭建

整个系统组成包括采集回放子板、FPGA信号处理载板以及工控机，在测试过程中，会使用信号源和频谱仪。整个测试系统连接图如图8所示。连接实物图如图9所示。

图8 测试系统连接图

图9 测试系统连接实物图

信号源选择输出信号频率为10 MHz～1 GHz，幅度为AD9680所支持的满量程的单一点频正弦波。经过AD9680采集后，在FPGA信号处理载板进行解映射，利用DDR3缓存，通过PCIe链路传输到工控机存储，利用MATLAB对存储的数据进行分析，得到动态指标参数。回放数据为工控机通过PCIe链路下发的数据，然后经过FPGA处理映射后传输到AD9152转换为模拟信号输出。

4.2 测试结果及分析

4.2.1 ADC采样测试

给AD模拟端口输入70 MHz的正弦波，使用XILINX公司的VIVADO设计软件，将采集数据保存为csv格式的文件。

对70 MHz数据截取5次，然后利用MATLAB对信号进行64 K点的FFT计算得到频谱，取结果均值,结果如图10所示。

图10 AD采集70 M信号频谱图

由于信号源在发生1 GHz以下信号时，产生了多次谐波分量，在计算动态指标时，这会影响到最后的计算结果，所以在MATLAB中计算实测的SNR(signal-to-noise ratio)、SFDR(spurious-free dynamic range)和ENOB(effective number of bits)之前，会剔除高次谐波[12]。由图10可以看到信号频谱峰值在70 MHz处，底噪处于-90 dBm。经过计算得到SFDR为79.41 dBFS，SNR为60.03 dBFS,ENOB为9.68 bit。根据AD9680芯片手册，ENOB损失在0.5 bit以内。输入其他频率时，得到的频谱性能参数70 MHz相比，相差不大。

利用多个单一点频信号合成来模拟中心频率250 MHz，带宽400 MHz的中频信号，通过AD采集，采集到的信号通过MATLAB分析得到频谱，如图11所示。

图11 采集宽带信号频谱图

4.2.2 DAC回放测试

将之前AD9680采集到的单一点频信号和带通信号存储到上位机，在通过PCIe下发作为AD9152的回放数据，以70 MHz为例数据测试结果在示波器上频谱图如图12所示,图12中单一点频信号的幅度在0 dBm，杂散抑制在80 dB左右。中心频率250 MHz，带宽400 MHz的中频信号回放频谱如图13所示。

图12 70 MHz回放频谱

图13 宽带信号输出

5 结论

设计了一个基于FPGA与AD/DA的中频宽带信号采集存储回放系统，经过测试验证，该系统能够实现高采样率、宽带、高传输速率的采集功能，具有大容量存储，回放时抗干扰能力强，稳定性优良的特点。此外，该系统还具有灵活性高，采集带宽足够宽以及便携式等特点。可以适用于雷达、通信测试等多个领域，具有广泛的应用价值。