18 bit 20 MS/s流水线ADC架构及行为级模型设计*

杨 迎，黎 飞，刘颖异，唐旭升，苗 澎

（东南大学微电子学院，南京 211100）

1 引言

模数转换器（Analog-to-Digital Converter，ADC）是现代通信系统中的关键模块，随着通信技术的快速发展，对模数转换器的速度、精度均提出了较高的要求。Sigma-Delta结构或逐次逼近结构的ADC能实现高精度要求，却难以满足高采样率要求，而流水线ADC能同时满足高速高精度的要求。流水线ADC将模拟输入信号的转换过程分成多级并行完成，理论上只要增加级数，就可以增加ADC的精度。流水线ADC具有分辨率高、转换速度快、可用数字校正电路对系统进行校正等优点。

随着模数混合集成电路规模不断扩大，使用行为级模型可在实际电路设计前快速有效地对架构进行验证，在多种方案中进行比较及优选。ADC行为级建模有多种方法，广泛使用的方法主要基于Matlab/Simulink[1-2]软件和Verilog-A[3-4]语言。基于Matlab/Simulink建模的仿真系统具有图形化的交互特征，参数修改较为容易，但是可移植性差，与Cadence的Spectre仿真平台交互性差。而Verilog-A语言与Cadence的Spectre仿真平台交互性良好，可以利用该平台对所设计的行为级模型进行仿真、测试。在整体电路的设计中，使用Verilog-A语言设计的行为级模型可以替换相同功能的实际电路，从而验证所设计的实际电路是否正确，该优势是其他行为级建模方法无法比拟的。并且Verilog-A行为级模型可以模拟实际电路中的非理想因素，对实际电路设计中性能的优化具有指导意义。

鉴于实际电路设计前和设计中Verilog-A语言在行为级建模方面的优势，本文通过使用Verilog-A语言对高速高精度流水线ADC进行行为级建模，并基于Cadence的Spectre平台仿真验证所设计架构的正确性和合理性。

2 流水线ADC架构设计

流水线ADC一般主要由子模数转换电路（Sub-Analog-to-Digital Converter，Sub-ADC）、乘法数模转换电路（Multiplying Digital-to-Analog Converter，MDAC）、时钟电路、基准电路、校准电路和数字编码电路构成，而Sub-ADC和MDAC是ADC的关键电路。

Sub-ADC基本组成模块为比较器，而比较器在电路实现时存在一定的失调，会使得余差传输曲线的阈值电压偏移，导致阈值电压附近产生错误的数字输出，造成ADC输出的失码现象，影响整个系统的线性度，为了降低比较器失调对ADC性能的影响，本文在顶层设计中采用冗余校准算法。传统带有0.5 bit冗余的传输曲线如图1（a）所示，但是传统带有0.5 bit冗余的传输曲线有一定的弊端，当输入值在-VREF～-1/2VREF、1/2VREF～VREF（VREF为ADC参考电压）范围内时，输出的余差值是其他范围的2倍，这样会恶化MDAC的运放线性度。本文所设计的余差传输曲线如图1（b）所示，通过增加2个比较器，使得在整个输入量程范围内输出结果都在[-1/2VREF，1/2VREF]内，此时相当于冗余1 bit，表现为两级之间错2 bit相加，增加了整个系统的线性度。

图1 两种不同冗余位的余差传输曲线

MDAC电路是用于采样保持输入信号，并对信号和参考电压进行求差和余量放大的模块，它包括采样保持电路、子DAC、减法器和放大器。本文采用的MDAC电路如图2所示，为改进的电荷重分配式开关电容MDAC电路，相比于传统的电荷重分配式MDAC电路，本文中MDAC的Cf在采样阶段是采样电容，在放大阶段是反馈电容，从而减少了电路中电容的个数；相比于电容翻转式MDAC电路，本文中MDAC的放大倍数可以根据电路要求进行设计。

图2 改进的电荷重分配式开关电容MDAC电路

MDAC模块的性能对流水线ADC的性能有关键性的作用。MDAC模块的非理想因素包括开关的沟道电荷注入[5]、电容失配、运放的有限增益等。抑制开关电荷注入效应带来的影响主要方法为底极板采样技术、CMOS互补开关技术、虚拟开关技术等。本文中底极板采样技术原理为：在采样阶段φ1和φ2同时打开；在关断时，φ1先于φ2关断。在φ1关断后，采样电容和地电位之间不再具有直流通路，在φ2关断时，φ2沟道电荷不会被采样电容吸收，从而不会对采样信号造成误差。通过电容失配校准算法[6-7]和运放增益校准算法[8]来降低电容失配和运放有限增益对流水线ADC性能的影响。

流水线ADC的每一级流水级量化精度不仅制约ADC的信噪比和转换速度，还影响ADC的功耗和芯片面积，因此合理选取每一级流水级的量化精度对高性能流水线ADC的设计十分重要。

本文提出的精度为18 bit、采样率为20 MS/s的流水线ADC架构如图3所示，第一级（Stage1，STG1）为6 bit结构，STG1和第二级（Stage2，STG2）之间错2 bit相加，为上文介绍的冗余1 bit的算法。在输入电压范围为-4～4 V时，STG1允许的比较器失调范围为—125～125 mV，运放输出摆幅为-2～2 V。STG2为6 bit结构，STG2和STG3之间同样冗余1 bit，STG2的输入范围为STG1运放的输出摆幅，允许的比较器失调范围为-62.5～62.5 mV，运放输出摆幅为-2～2 V。第三级（Stage3，STG3）的位数、比较器失调范围以及运放输出摆幅均与STG2相同。最后一级全并行（Flash）ADC为7 bit结构。

图3 本文提出的流水线ADC系统架构

本文将以STG1和STG2之间精度的选取以及冗余的位数来阐述精度为18 bit、采样率为20 MS/s的流水线ADC每一级位数的选取。

实际电路设计拟采用0.18μm CMOS工艺，电源电压为5 V。若提高STG1模块的有效精度，将比较器数量增加，MDAC的余差放大倍数增大，STG2有效精度相应减小，可降低STG1运放输出的精度，增大STG2所允许的比较器失调范围，但是将会缩减STG1比较器所允许的失调范围。在架构设计中STG1允许的比较器失调范围是STG2、STG3的2倍，主要原因是STG1相比STG2、STG3是高位，若STG1的比较器失调超过冗余范围，会导致整体电路精度大幅下降。由于电源电压是5 V，运放的输出共模点是2.5 V，若保持STG1的有效精度不变，MDAC的余差放大倍数增大为原来的16倍，可增大STG2的比较器失调范围，此时运放的输出摆幅范围为-4～4 V，对于5 V的电源电压，不符合实际电路设计的可行性。若减小STG1模块的有效精度，将比较器数量减少，MDAC的余差放大倍数降低，STG2有效精度相应增加，则STG1中比较器所允许的失调范围将增大，但是STG1运放输出的精度将增大，STG2所允许的比较器失调范围将减小。由于STG2所允许的比较器失调范围本身较小，若再减小至原来的1/2，会导致比较器失调超过冗余校准范围，导致失码，影响整体ADC输出精度。在比较器所允许的失调电压、运放输出摆幅、运放输出精度等因素中折中考虑，本文提出了精度为18 bit、采样率为20 MS/s的流水线ADC架构。

运放作为MDAC的核心模块，起到余差放大的作用，其性能对ADC整体精度有着决定性的影响。在该ADC的架构设计中，只考虑运放有限增益给整体电路带来的误差，为了给版图后仿留有裕度，要求有限增益造成的误差小于后级流水级最低有效位（Least Significant Bit，LSB）的1/4，则要求STG1运放的增益为

其中A为运放有限增益，β为反馈系数，N为ADC整体精度，M为STG1精度。在本文所设计的架构中A=114 dB。

只考虑运放有限带宽给整体电路带来的误差[9]，为了给版图后仿留有裕度，要求有限带宽造成的误差小于后级流水级LSB的1/4，则要求STG1运放的带宽为

其中fu为运放单位增益带宽，fs为采样率。本文所设计的架构中fu=591 MHz。

3 流水线ADC行为级建模及仿真

对所设计的流水线ADC（主要包括每一级流水级中Sub-ADC、MDAC模块）进行行为级建模，依据ADC架构搭建出整体流水线ADC行为级模型，并对其中的非理想因素进行仿真研究。以第一级流水级为例，介绍设计的每一级流水级模块的行为级模型。

Sub-ADC模块主要由电阻串、比较器以及数字编码器构成。通过电阻串分压产生不同的参考电压，比较器比较输入信号电压和参考电压大小，输出信号控制MDAC。数字编码器将比较器输出的温度计码转换成二进制码，并将二进制码输入到错位相加模块。第一级流水级Sub-ADC模块中的比较器采用差分结构，根据比较器的功能及时序，使用Verilog-A语言编写，电阻串通过调用Cadence软件中的电阻模型，编码器使用Verilog-A语言编写。根据所设计的架构搭建第一级流水级中Sub-ADC模块的行为级模型。

MDAC模块采用改进的电荷重分配式开关电容MDAC电路（见图2），主要由开关、电容以及运放组成。开关电容阵列主要作用是将输入信号和Sub-ADC已量化的值作差，并通过运放将差值放大输入到下一级流水级。运放为差分的压控电压源，根据运放功能使用Verilog-A语言编写，开关和电容分别调用Cadence软件中的开关、电容模型。根据所设计的架构搭建MDAC行为级模型。

将Sub-ADC和MDAC的行为级模型进行连接，搭建第一级流水级的行为级模型。参考第一级流水级的行为级模型搭建第二级流水级、第三级流水级、全并行ADC模块的行为级模型，最终建立的流水线ADC行为级模型电路如图4所示。

图4 流水线ADC行为级模型电路

为了验证该ADC架构和行为级模型的正确性，通过理想DAC将18 bit输出转换为模拟信号，并对该信号做快速傅里叶变换（Fast Fourier Transform，FFT）频谱分析，结果如图5所示，有效位数（Effective Number of Bits，ENOB）为18.01 bit，信噪失真比（Signal to Noise and Distortion Ratio，SNDR）为110.44 dB，无杂散动态范围（Spurious Free Dynamic Range，SFDR）为122.41 dB，均满足设计要求，以此验证了本文所设计的精度为18 bit、采样率为20 MS/s的流水线ADC架构的可行性和行为级模型的正确性。

图5 流水线ADC行为级模型的输出信号FFT频谱

通过减小第一级流水级中运放的增益、随机设置采样电容的失配来分别模拟实际电路设计中运放有限增益、电容失配等非理想因素给整体电路性能带来的影响，整体电路的输出信号FFT频谱如图6（a）所示，由于运放增益有限、电容失配导致谐波较高，此时ENOB为13.13 bit，SFDR为85.07 dB。验证了该行为级模型能有效反映出非理想因素对实际电路性能的影响，对实际电路设计具有指导意义。

图6 行为级模型输出信号FFT频谱

在实际电路设计中，Verilog-A行为级模型可以替换相同功能的实际电路，验证所设计的实际电路是否正确。为了验证数字校准算法的功能是否正确以及性能是否达到设计指标，将该行为级模型和运放有增益校准算法、电容失配校准算法进行联合仿真，整体电路的FFT频谱如图6（b）所示，相比没加入算法的输出信号FFT频谱图，加入算法后整体电路的输出信号FFT频谱图的谐波降低，ENOB和SFDR均有较大提高，验证了运放有增益校准算法、电容失配校准算法功能的正确性，性能符合设计指标。

本文设计的流水线ADC主要满足高端仪器仪表的应用需求。本文与其他文献中流水线ADC行为级模型的精度和采样率比较如表1所示，可以看出本文的流水线ADC行为级模型精度比文献[3，10]高，可以使仪器仪表在检测中达到更高的精度。虽然采样率相比于文献[3，10]偏低，但是满足了仪器仪表应用需求。

表1 本文与其他文献中流水线ADC行为级模型的精度和采样率对比

4 结论

本文设计了一种高速高精度的流水线ADC架构，并使用Verilog-A语言建模，得到精度为18 bit、采样率为20 MS/s的流水线ADC行为级模型。通过Cadence的Spectre软件进行仿真验证，在理想情况下，FFT频谱图表明了所设计的流水线ADC的架构和行为级模型的正确性。在加入非理想因素后，与数字校准算法联合仿真，FFT频谱图验证了该行为级模型能有效反映出非理想因素对电路性能的影响，也证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响。