3D异构集成的多层级协同仿真*

曾燕萍，张景辉，朱旻琦，顾 林

（中科芯集成电路有限公司，江苏无锡214072）

1 引言

异构集成是后摩尔时代的关键技术，是将不同结构、不同材料的器件集成在同一封装中的先进IC集成技术[1-4]。异构集成技术涉及单芯片和多芯片集成、光子器件集成、功率电子器件集成、微机电系统（Micro-Electro-Mechanical System,MEMS）和传感器集成、5G等要素，贯穿了新材料、新器件、测试、热管理、协同设计与仿真等多个领域。其中，系统级封装（System in Package,SiP）、2.5D和3D互连技术与晶圆级封装（Wafer Level Package,WLP）是异构集成的主要技术领域。

异构集成使产品在性能（互连长度、信号延迟、传输速率、功耗等）、尺寸（体积、重量）和成本方面实现突破，在通信、交通、医疗、航空航天与国防领域受到了广泛的关注。例如，美国国防高级研究计划局（Defense Advanced Research Projects Agency,DARPA）在2017年推出了电子复兴计划（Electronics Resurgence Initiative,ERI），旨在促进新材料、电路设计和系统架构等领域的创新性研究，开启下一代电子革命。其中，通用异构集成及知识产权复用策略（Common Heterogeneous Integration and Intellectual Property IP ReuseStrategies,CHIPS）[5]计划旨在通过混合和匹配即插即用式小芯片（Chiplet）构建一个模块化的半导体生态系统；三维单芯片系统（3D Monolithic System-on-Chip,3D SoC）[6]项目则是在单衬底的垂直方向上进行三维集成来构建微系统。佐治亚理工学院、密歇根大学等研究机构与英特尔、洛克希德-马丁等企业都参与其中，主要是在系统架构、标准协议、封装技术等领域开展异构集成技术的研究。

先进封装技术是实现异构集成物理结构的基础。然而，随着系统集成度、信号速率和功耗的提高，芯片、封装与系统层级之间的电磁、热、力场的相互干扰越来越明显，造成产品的信号完整性、电源完整性和热-机械失效问题愈发严重。多层级的协同仿真技术可以对异构集成系统进行准确的电磁、热、力场分析，能够保证系统功能的稳健性和可靠性，提高产品的一次成功率，已成为诸多研究机构和企业的研究热点。德国的弗劳恩霍夫集成电路研究所（Fraunhofer Institute for Integrated Circuits,IIS）开发了进行电热协同仿真的HeatVision软件和针对电路串扰分析的SubVision软件[7]，Cadence等电子设计自动化（Electronic Design Automation,EDA）公司也推出了芯片-封装-PCB的多层级协同仿真工具[8]；Intel[9]、Samsung[10-11]等半导体企业越来越多地把多物理场仿真工具应用于产品设计中；国外的佐治亚理工学院[12-13]、伊利诺伊大学[14]与国内的浙江大学[15]、上海交通大学[16]等研究机构在异构集成仿真算法、建模与测试方法等方面做了大量的研究工作。

本文对异构集成多层级协同仿真的基本概念，电磁、热、力仿真的关键技术和多层级协同仿真的未来趋势和愿景做了综述。

2 多层级协同设计、建模与仿真

目前，芯片、封装和系统的开发往往是由不同的团队独立完成的，针对不同层级的设计、建模与仿真也往往采用不同的工具进行，而且设计和分析的时间可能也不重合，依赖这种开发流程无法共享数据、设计细节或协调进度，给产品设计带来了巨大的挑战。传统的电子系统开发流程[1]如图1所示。

图1 传统的电子系统开发流程[1]

图2概述了在电学、热学和机械学领域使用的不同级别的抽象模型，芯片、封装和系统都是基于这些模型进行建模和仿真的。传统上，热分析和机械分析由系统设计师承担，然后将需求/约束传递给封装设计师，而芯片设计人员主要侧重于电分析。

图2 电学、热学和机械分析的模型[1]

综上所述，目前大多数建模和仿真都是由独立的团队针对单层级（芯片、封装、系统层级）或单组件进行单物理场（电、热、力等）、确定属性的分析，并未涉及多个层级或多物理场之间的相互作用。

对于未来的异构集成系统，传统的方法将导致大量的设计迭代和昂贵的设计更改成本。异构集成需要针对多层级（芯片-封装-板级/系统）进行多物理场/跨尺度的建模、仿真能力以及系统的感知分析；建模和仿真的结果也需要支持工艺和装配设计套件（PDK和ADK）的开发，传统的建模、仿真工具和方法无法满足这些需求。因此，近年来涌现出了一些多物理场和跨尺度建模仿真工具，出现了协同设计、协同仿真等概念，具体定义如表1所示。

表1 建模仿真术语的定义

现在对多物理场仿真工具的使用越来越多，如利用COMSOL和ANSYS等可以进行电、热和机械分析以及捕获物理场之间的相关耦合。

跨尺度分析也是一个挑战，需要在精细尺度上进行建模，以便在合理的时间内对模型进行仿真。例如，系统级热分析工具提供了以有效的方式捕获芯片/封装热行为的能力。

异构集成系统中芯片-封装-系统之间的相互作用越来越多，协同设计、建模和仿真需要解决许多挑战，特别是在物理设计（布线等）、寄生参数提取、电源分配网络（Power Distribution Network,PDN）分析、电磁兼容（Electromagnetic Compatibility,EMC）和可靠性等方面。以下将对异构集成多层级设计、建模和仿真的方法与进展进行详细介绍。

3 异构集成的多层级建模与参数提取

微系统产品的电学分析主要包括信号完整性（Signal Integrity,SI）、电源完整性（Power Integrity,PI）以及EMC分析。要保证系统的SI/PI/EMC性能，既要保证信号传输路径本身的质量，同时应该考虑信号间的互相干扰以及信号回流路径的完整性，而这些分析首先依赖于准确的建模与参数提取。

3.1 多层级建模方法

由于3D异构集成系统的高度复杂性，给多层级建模和参数提取的精度与速率都带来了巨大的困难。目前，主要有以下3种建模提参的方法。

1）最直观的方法是使用3D全波电磁工具模拟整个通道。此方法最大程度地减少了误差，提供了最准确的解决方案。但是，在大多数实际设计中，使用3D全波方法模拟完整通道是不可行的。这主要是由于所涉及的极高的纵横比和几何形状复杂性导致了非常高的网格密度，从而极大地增加了计算需求。

2）CHEN提出了模型简化的方法[17]。主要思想是通过引入电壁边界条件作为信号网络的虚拟参考平面，这样可以简化层间的耦合，从而简化分析过程。但是，这种方法的主要缺点是需要为包括信号、电源和接地网络在内的所有网络创建大量离散端口。对于实际设计尤其是复杂的异构集成设计而言，这可能是不可行的，并且对于某些电磁仿真工具而言，这可能会被禁止。

3）在上述第二种方法的基础上，CST公司推出了一种更简化的替代方法[18]，即仅针对感兴趣的信号网络创建离散端口，而将周围的接地网络简化为浮动的理想导体（PEC）作为参考。

上述模型简化的方法在一定程度上提高了运算速率，对于简单的器件或模块或许是可行的，但对于系统级模型难以保证仿真结果的准确性。基于硅通孔（Through-Silicon-Via,TSV）工艺的3D芯片堆叠实例对上述3种方法进行了仿真和对比，仿真模型和模型简化方法分别如图3、4所示。

图3 TSV工艺的3D芯片堆叠模型[18]

分别应用上述3种方法对模型进行3D全波电磁分析，结果对比如图5所示，图中A、B、C分别代表第一、第二、第三种方法。图5中显示了单端回波损耗（Return Loss,RL）、插入损耗（Insertion Loss,IL）、近端串扰（Near-End Crosstalk,NXT）和远端串扰（Far-end Crosstalk,FXT）响应。可以看出，在低频时第二种和第三种方法提取的结果具有良好的一致性，在较高频率下才可以看到一些差异；但是，两种模型简化方法与第一种方法提取的结果差别较大，近端和远端串扰的差别尤为明显。

图4 模型简化方法示意图[18]

图5 3种方法提取的S参数结果[18]

以上结果表明，简化互连模型可能会导致结果不准确。可以看出，在上述简化模型案例中串扰被高估了；如果正确运用简化方法，就插入损耗和回波损耗而言，可以获得相当好的宽频带相关性。

3.2 RLC寄生参数提取

随着异构集成系统复杂度和集成度的提高，互连结构的寄生效应变得越来越复杂，寄生效应对系统性能的影响也越来越明显。例如，对于数模混合信号和射频电路设计，现在已经广泛看到诸如IC封装引脚泄漏和基板耦合之类的寄生效应。此外，寄生参数提取在信号完整性仿真与优化中也扮演着越来越重要的角色。例如，本团队通过提取多层芯片堆叠双倍速率同步动态随机存储器（Double Data Rate SDRAM）组件中键合线的RLC参数以及基板走线的阻抗延时参数搭建等效电路，利用参数扫描方法优化了DDR3信号的过冲与振铃[19]。综上所述，需要对芯片-封装-系统级的寄生网络进行精确建模与参数提取。高度集成的异构集成技术给寄生参数提取提出了更高的需求，主要包括3个方面。

1）精度：现代系统具有更高的精度、速度或灵敏度，因此对寄生参数提取的精度要求也更高。传统的基于规则的方法通过改善建模方法来设法提高准确性，而现在使用3D场求解器可以实现更高的准确性。

2）容量：系统越来越复杂，提参引擎需要处理的数据量也越来越庞大。这需要提取工具操纵多个千兆字节的数据，并扩展到多个内核，以实现合理的运行时间。

3）网格划分：随着系统复杂性和集成度的提高，涉及芯片-封装-系统级的跨尺度模型使详细的网格划分变得不切实际，需要网格划分具有更好的灵活性，分别处理模型的不同部分，以精简网格而又不影响参数提取的准确性。

对于传统的RLC寄生参数提取技术，电容是提取的主要部分，因为系统设计对电容最敏感。其次是寄生电阻提取，而寄生电感往往是最容易被忽略的。然而，对于现在先进的封装技术尤其是异构集成，电容效应变得更加复杂，金属和通孔的寄生电阻由于工艺尺寸的缩放得到显著的提高，电源、射频、串行解串行（Serializer Deserializer,SerDes）、高速I/O和3D-IC推动了电感提取的必要性。

3.2.1 电阻提取技术

寄生电阻提取主要采用的是边界元方法，这种方法允许将衬底表面上确定的节点与衬底网格连接在一起，可以快速提取出密集的衬底矩阵。有限差分法[20]也是常用的寄生电阻提取方法，该方法已在商业软件中实现，但是并未得到广泛应用。随着系统复杂度与信号频率的提高，有限差分法将得到更广泛的应用。

在此基础上，近年来出现了一些更为高效的混合算法，以应对更为复杂的电磁场分析。DEMENKO[21]将有限差分法与有限元算法结合，文献[22]提出了边界元算法、有限元算法与域分解算法结合的混合算法，这些算法可有效解决复杂结构、大规模电磁场散射的问题，是目前相关领域的新进展。

3.2.2 电容提取技术

在先进封装工艺中精确建模互连结构的电容是一项艰巨的任务，因为它是形状、环境、基板到周围导线距离的函数，最终涉及多个电介质区域中的静电场。此外，寄生电容参数提取从1D、2D、2.5D效果提高到了3D效果，以满足所需的精度。

电容提取主要有2种方法：一种是利用场求解器，另一种是基于模式匹配方法[23]。利用场求解器可以直接模拟静电场，因此具有最佳的精度。但由于计算时间过长和内存容量瓶颈等问题，它只能解决小尺寸结构的参数提取问题，不适用于复杂的电路模块或整个系统设计。

基于模式匹配的方法适用于大型或全芯片电路布局。业内常用的寄生参数提取工具都采用了这种方法，如Synopsys的StarRC、Cadence的QRC等。该方法主要包括3个步骤：1)生成互连线的结构；2)建立结构的电容模型；3)版图寄生参数提取。基于模式匹配的寄生电容提取方法如图6所示，该方法需要使用二维或三维场求解器建立模式电容库，该库由数千个模式的电容结构和相应的电容值组成。

图6 基于模式匹配的寄生电容提取方法[24]

三维场求解器还用于模拟/提取关键网络的结构，以进行高精度分析。随着工艺技术的提高，系统尺寸不断缩小，互连线与器件之间的三维耦合不断增加，这使得模式匹配方法的准确性不够好，将三维电容求解器直接应用于设计越来越受到人们的青睐。

3.2.3 电感提取技术

由于电感的环路电流定义，使得提取电感要比电阻或电容复杂得多。对于特定结构电感的计算，除了流经导线本身的电流外，还取决于对返回电流路径的建模。因此，对于复杂的异构集成系统，电感的提取是一项具有挑战性的任务。

快速傅里叶变换加速积分算法[25]在提参速率与精度方面取得了进展；基于机器学习的方法[26-27]在复杂结构、大容量计算领域有广阔的发展前景，受到越来越多的关注；3D异构集成系统中，芯片-封装之间的寄生电感对电源完整性的影响越来越显著，Mentor公司的PENG等人对此进行了研究，建立了芯片-封装的协同仿真模型，提出了全芯片环路电感提取方法[28]。

3.3 信号串扰建模

除了互连线本身的寄生参数，信号之间的串扰也是影响信号完整性的主要因素之一，信号串扰不仅会造成信号波动，使信号噪声容限下降，也会影响边沿速率，产生时序问题。对微带线、带状线、过孔等互连结构的串扰研究已经比较完善，对异构集成系统来说，TSV阵列的串扰建模与仿真是目前研究的热点[29]。

由于多种原因，对TSV进行电磁仿真是一项具有挑战性的任务。首先，需要对薄氧化物衬底进行建模，涉及的尺寸是跨尺度和高纵横比的；而且由于半导体衬底的损耗，在密集的TSV阵列中，电磁波的传播行为也更加复杂。

LIU等对TSV差分对之间的电磁耦合作用进行了研究[30-31]；DARRYL通过建模仿真5×5的TSV阵列研究了TSV之间的耦合，分析了氧化层厚度、电阻率等参数对TSV耦合强度与耦合噪声持续时间的影响，模型与仿真结果分别如图7、8所示[18]；但是该模型没有考虑金属-氧化物半导体的TSV电容效应对硅衬底偏置造成的影响。

图7 5×5 TSV阵列模型[18]

考虑更多电磁波效应，对更大规模的TSV阵列进行精确建模是未来研究的趋势和重点。

图8 5×5 TSV阵列的仿真结果[18]

3.4 回流路径不连续建模

异构集成系统中的密集布线不仅造成互连结构的寄生效应和串扰问题，而且还给信号参考平面的完整性带来挑战。因此，对于信号回流路径不连续的建模，也是异构集成系统SI/PI设计与仿真的重要课题。

密集分布的TSV阵列是造成回流路径不连续的关键因素之一。图9为TSV造成中介层回流路径不连续的典型案例[18]。

图9 硅中介层模型[18]

图10给出了硅中介层与玻璃中介层两种情况下插入损耗结果的对比。从图中可以看出，虽然硅中介层的插入损耗更高，但与玻璃中介层相比得到了平滑的插入损耗分布曲线，这是由于高衬底损耗抑制了电源/地平面的谐振，因此可以获得更好的信号完整性和EMC性能，两种中介层的眼图结果见图11。

图10 中介层信号转换的单端插入损耗[18]

图11 眼图结果[18]

从以上图片可以看出，在没有对整个设计有一个清晰了解的情况下，很难了解哪种技术将促使电气性能改善，这也说明对整个系统进行多层级的精确建模与参数提取是十分重要的。

3.5 多层级SI分析

基于以上多层级建模和参数提取技术，可以对整个系统的信号完整性进行更加精确的仿真和分析。基于一款10 Gb/s的FPGA串行链路收发系统，Altera公司展示了芯片-封装-PCB的多层级协同仿真实例[32]，并且对该系统进行了以下几个方面的研究：1）高速高集成度多层BGA封装的设计和优化；2）封装-PCB互连界面的不连续性建模方法；3）建模仿真分析芯片寄生参数对系统性能的影响；4）系统级仿真与测试验证。

单独封装、封装-PCB与芯片-封装-PCB不同级别模型的信号回波损耗仿真结果如图12所示。从图中可以看出，单独封装和封装-PCB模型的回波损耗曲线相对平缓，只有芯片-封装-PCB的多层级模型才能准确反映多次谐波对信号完整性的影响。

图12 不同层级模型的仿真结果[32]

系统级仿真测试的结果见图13。从图中可以看出，多层级协同仿真的回波损耗和串扰结果与测试结果具有高度一致性，充分证明了多层级协同仿真的准确性。

图13 系统级仿真测试验证[32]

4 异构集成的多层级PDN分析

传统的PDN仿真分析中，芯片、封装和PCB往往是相互独立的，但实际应用会引起较大的误差。图14为一个实际案例的片上以及PCB上的PDN电压噪声测量结果。

图14 片上与PCB上的PDN电压噪声[33]

从图14可以看出片上电压与PCB上的电压噪声有明显的差别。芯片上的电压噪声峰峰值为172 mV，是1.1 V标称电压的16%，而PCB上的电压噪声峰峰值只有11 mV，仅为标称电压的1%。该实验表明，即使PCB级的PDN噪声得到了很好的控制，芯片级的PDN噪声也可能更高。因此，在系统设计时必须考虑片上的电压波动，需要对整个系统进行多层级的建模分析，才能做到对PDN网络进行全局的考虑。

4.1 多层级PDN建模

佐治亚理工学院的BAKIR团队对PDN网络的建模方法进行了研究[34-35]。图15(a)为多层级PDN的物理模型结构，图15(b)所示为多层级PDN的电路模型实例，包括了板级PDN的集总参数模型以及封装和片上PDN的分布参数模型。

图15(c)为目前PDN分析的大概流程：首先，生成电路板、封装和芯片PDN的RLC网络模型；随后，将这些模型组合起来以求解节点电压和分支电流，然后进行稳态压降分析和针对同步开关噪声的瞬态分析，详细求解方法如下。

图15 多层级PDN建模[36]

4.1.1 板级PDN

由于板级PDN与片上、封装PDN建模的跨尺度问题，目前板级PDN模型一般采用集总参数模型，避免造成计算量过大、仿真无法完成的问题。板级PDN建模方法已比较成熟。一般方法是假设一个理想的电压调节模块（Voltage Regulator Module,VRM），能够提供稳定的电压，并使用集总电阻器/电感器网络对板级电流扩散进行建模。此外，板级PDN模型还应该包括板级去耦电容器的等效串联电阻和等效串联电感。

4.1.2 封装级PDN

封装级PDN的分布参数模型如图16所示。与传统的集总参数模型不同，分布式的封装级PDN模型可以反映封装中电流的扩散效应以及不同电源/地凸点之间的耦合，这在多管芯封装系统中是至关重要的。

图16 封装级PDN模型[37]

封装的电源/接地层模型为两层，其中底层通过球栅阵列连接到母板，顶层通过C4凸点连接到管芯上的PDN。分布式模型中的每个Rsp/Lsp串联网络表征当前的扩散效应，而每个Rmnt/Cmnt/Lmnt串联网络表征一个表面贴装式的去耦电容器。对于凸点电感LC4，应同时考虑自感和互感[37]。

4.1.3 片上PDN

先前的工作已经提出了一种虚拟的PDN网格设计，该设计使用仅具有一个金属层的C4凸点粒度[38]。BAKIR团队将片上PDN模型设置为两层结构[37]，模型如图17所示。将所有y轴金属线映射到顶层，并将所有x轴金属线映射到底层。Rvia是相邻金属层之间通孔的等效电阻；同样，Rtop和Rbottom分别是x轴和y轴导线在所有层中相邻节点之间的总并联电阻。这种模型可以更好地反映交错PDN的性质以及对管芯过孔的影响。

图17 片上PDN模型[37]

4.2 多层级PDN的频域分析

多层级PDN的频域分析主要是对电源/地网络的平面阻抗进行分析。PANT提出了简化的多层级PDN模型[39]，研究了三阶输入阻抗峰值与不同寄生参数谐振之间的关系；YEUNG提出了PDN平面阻抗提取方法[40]，在3 GHz频率范围内可满足高精度要求；本团队提出了基于本征模型分析确定谐振位置，添加合适去耦电容优化PDN阻抗的方法[41]；ARM公司的SHIDHARTHA等人系统研究了VRM、PCB去耦电容器、封装电感和片上电容对阻抗的影响[42]，PDN阻抗曲线如图18所示。

图18 PDN阻抗曲线[42]

从图中可以看出，在低频（小于1 kHz）时，VRM阻抗(ZVRM)为整个系统阻抗(ZPDN)的主导。VRM输出处的电感器和大容量电容器形成一个LC谐振电路，为系统PDN的三阶共振频率。系统PDN阻抗没有明显的二阶谐振峰。这是由于10μF电容在ZBULK表现出电感特性之前已经开始进行电容性相互作用，因此抵消了二阶谐振峰。由芯片电容、PCB和封装电感形成的LC-tank电路在72 MHz处产生谐振，这表示系统的一阶谐振频率，其中PDN阻抗达到最大值（ZMAX）。在极高的频率（大于100 MHz）下，整个PDN阻抗受芯片电容的支配。这也说明只有建立芯片-封装-PCB的多层级PDN模型，才能对PDN阻抗进行准确的分析。

4.3 多层级PDN的时域分析

虽然基于频域目标阻抗的PDN分析方法可以直观地反映电源/地平面的完整性，但这种方法往往存在过度设计的问题[43]，因此时域上的仿真分析也是必不可少的。

一般可以通过几种基本激励来表征PDN的特性和电压噪声。PDN的基本激励分为以下3种。1)脉冲激励：通过触发电路仅切换一次来产生脉冲电流，用于表征系统PDN的脉冲响应；2)交流稳态激励：定义为电路已在多个时钟周期上反复切换，并且PDN电流/电压达到了稳定状态；3）突发模式激励：定义为空闲状态后电路触发活动的突发。Altera公司的SMITH对3种不同激励下的片上和PCB上的PDN噪声进行了对比分析[44]；西安科技大学的刘洋教授对高速数字系统中常见的阶跃电流和三角电流，提出了基于等效简化方法的PDN噪声计算与分析技术和利用有效去耦上升时间选择去耦电容的PDN时域设计方法[45]。

针对异构集成技术，佐治亚理工学院的ZHANG对硅中介层、EMIB（嵌入式多芯片互连桥接）和HIST（异构互连拼接技术）等先进封装工艺的PDN进行了建模，仿真分析了不同工艺对PDN噪声的影响[34]，不同异构集成技术的PDN噪声如图19所示。数模混合电路中，一般在片上分割数字地与模拟地，而在PCB上共用地平面，只有建立多层级的PDN模型才能准确模拟数字电源与模拟电源之间的相互作用。

图19 不同异构集成技术的PDN噪声[34]

4.4 多层级PDN的SI/PI协同分析

高速数字信号的同步开关会引起电源/地平面的电压波动，PDN噪声也会反向影响信号的质量，尤其是关键时钟信号或敏感模拟信号的时序裕量。因此，需要考量信号与电源/地网络之间的相互作用，从而得到更加准确的仿真结果。

SMITH通过仿真和测试得到了片上电压与时钟信号的波形，通过对比分析验证了片上电压噪声与时钟周期抖动之间的相关性[44]；Intel的HASHEMI等[46]提出了基于EMIB的SI/PI协同仿真架构，PDN模型被合并到晶体管级驱动器模型中以捕获SSN，通过考虑相互耦合效应（容性和感性耦合）以及回流路径对PDN和信号进行了分布式建模。

希捷科技的CHANDRASEKAR进行了数模混合电路的SI/PI多层级协同仿真，仿真模型如图20所示。对数模混合芯片、Flip-Chip封装和包括VRM模块的PCB建立多层级仿真模型，以准确模拟在实际应用中，芯片和封装中分隔数模地平面而PCB中共享数模地平面的情况对SI/PI的影响。仿真得到了数字信号SSO活动对数字、模拟电源的干扰，然后将非理想电源结果与信号完整性仿真结合，从而得到电源噪声对模拟输出抖动的影响[47]，仿真结果如图20(b)所示；图中上半部分为模拟电源上的同步开关噪声幅值曲线，下半部分为模拟输出的周期抖动。

图20 数模混合电路的多层级模型和SI/PI仿真结果[47]

5 异构集成的多层级热力协同分析

随着3D异构集成系统集成化程度的提高，随之而来的是各种失效问题，为提高产品可靠性，可借助仿真手段进行热分析和结构分析，从而在设计阶段就可以发现产品的缺陷，降低开发成本，提高产品的一次成功率，缩短产品的上市时间，增强产品的可靠性。

下文将通过模型处理和仿真分析两个方面，综述当前国内外热仿真和结构仿真的发展现状和趋势。

5.1 模型处理

随着微系统封装集成化程度的提高，可实现高密度三维堆叠封装和系统级封装，但同时造成封装内部的微焊点尺寸减小、数目增多、布线层更加复杂。如果详细建模，将造成网格划分困难、计算效率低下的问题。为了加快求解速度，目前常用的有等效建模、模型降阶（Model Order-Reduction,MOR）等方法。

5.1.1 等效建模

集成电路的分析包括稳态分析和瞬态分析，分析方法可分为解析/半解析类方法[48]及数值类方法。解析/半解析类方法通过等效热阻网络模型来提高计算速度和精度，但复杂的封装结构通常需要多个热阻模型来表示。诸多学者对双热阻模型进行了重点研究[49-50]，图21为芯片双热阻模型与DELPHI热阻网络模型。该等效建模方法既实现了模型的简化，同时又保证了仿真结果的精确性。但此方法一般是对整体进行等效，无法反映封装内部互连结构的影响。

图21 热阻模型[49]

数值类方法则是通过将其中一部分复杂的子模型进行等效建模，然后嵌入到整体模型进行计算来解决网格划分困难、计算效率低的问题。西安微电子技术研究所的李逵等人对芯片内部微焊点层进行了均匀化等效建模[51]，仿真得出了微焊点层的等效导热系数、等效密度和等效比热容；北京微电子研究所[52]建立了互连层子模型的等效模型，对互连层的材料参数进行了等效计算，并且对整体的高密度倒装芯片进行了寿命预测；本团队通过热阻网络分别对微凸点的y方向和x-z方向进行等效热导率计算并与精确模型进行了对比，得到了等效模型的仿真精确度和仿真效率[53]。

5.1.2模型降阶

数值类方法也可通过多重网格、MOR方法来加快求解速度。加利福尼亚大学的WANG等人[54]通过MOR方法建立宏模型实现了系统级稳态、瞬态热分析；在此基础上，复旦大学的研究人员[55]将同一组中的相邻节点聚合在一起作为“超级节点”，提出了基于聚合的多端互连电路模型降阶方法；而海思半导体的殷亚云则将几个趋向一致的节点进行聚合，获得了聚合温度、热阻、热容和热源的降阶模型。此外，英国谢菲尔德大学[56]基于Arnoldi块方法提出了一种参数化MOR方法，在降阶模型中保留了一个或多个参数，进一步提高了模型处理的效率。

5.2 仿真分析

疲劳、腐蚀和过应力等物理化学作用会引起电子封装产品的失效，在生产和使用过程中，外界环境和工作条件会对电子器件产生一定的影响，导致电子器件发生一些物理和化学变化从而失效。传统的失效分析一般是在产品测试出现问题时进行大量的实验来定位失效问题，会造成时间成本与经济成本的大量增加。而仿真分析方法在产品设计前期就可以进行，而且可以通过大量的数据分析进行可靠性预测，大大提高了产品研发效率。可靠性仿真流程如图22所示。

图22 可靠性仿真流程[57]

不同的芯片布局会影响集成电路的热分析和结构分析，王金兰等人[58]通过仿真建模对一个二维多芯片产品进行了分析，得到封装的热阻，既对不同厚度的芯片进行仿真分析，又对不同的芯片布局进行建模仿真，得到厚度越大热阻越小、2个芯片对称排列在基板中心时热阻最小的结论；芮喜[59]先通过理论和仿真相结合的方法对单芯片进行了分析，接着利用热阻矩阵对多芯片组件进行理论计算，并且对这个模型的热耦合效应进行了有限元分析，搭建热实验平台测得芯片或基板的温度，将理论值与仿真值、实验数据进行对比，验证了热阻的变化规律，单芯片和多芯片的热分析见图23。由此可见，采用异构集成技术的芯片有着不同的热分布和应力分布。

图23 单芯片和多芯片的热分析[59]

国内外学者通过有限元分析法对异构集成的芯片进行了热力协同分析，WU等人[60]根据GJB8548B-2005中2026.1实验方法建立随机振动仿真模型，得到SiP的应力分布并通过实验进行验证；BORISKOV等人[61]对采用倒装焊和引线键合的SiP芯片进行了温度场的模拟，模型和仿真结果如图24所示；北京航空航天大学的HUANG等人[62]利用有限元仿真软件通过可靠性增强测试仿真实现了漏洞分析，对由组件和互连组成的SiP芯片进行了热应力评估，找到了焊点和引脚的缺陷。本团队通过电热耦合分析对一款大功率高性能的SiP提出了一种有效的可靠性设计评估方法[63]。

图24 一种SiP结构仿真研究[61]

针对不同的异构集成结构，国内外学者通过有限元计算研究了不同材料和不同互连技术对异构集成可靠性的影响。对于材料方面的研究，贵州大学的韩志康等人[64]对两芯片键合进行了建模，对键合区域的不同焊接材料进行了应力仿真分析；俄罗斯的POGUDKIN[65]通过热力仿真对铝-化合物-硅边界层的不规则处进行了分析；哈尔滨工业大学的张墅野[64]对铜互连电迁移的可靠性进行了研究，建立了经典的三维Cu互连结构并对其进行多物理场有限元仿真，得到温度、电流密度和应力分布的仿真结果。

互连处最容易发生失效，然而互连技术是3D封装技术中必不可少的一个部分，国内外学者对各种互连技术进行了大量的可靠性分析研究。例如李梦琳等人[67]对含有2.5D TSV硅转接板的倒装芯片焊接组件进行有限元分析，得到TSV的热应力分布；上海交通大学的罗江波[68]通过热-机械仿真研究了TSV数量、硅基厚度、重布线层（Re-Distribution Line,RDL）厚度和介质材料对TSV转接板的影响。

在可靠性测试和现场使用中，焊球、RDL和焊盘中的裂纹是重要的失效模式。电子科技大学[69]对裂纹焊点进行了热力耦合的建模仿真和疲劳寿命预测，并通过ECPT方法进行了试验验证；LI等人[70]根据随机振动试验建立了SiP模块的振动仿真模型，采用虚拟验证的方法评估了CBGA互连的可靠性和疲劳寿命；哈尔滨理工大学的焦鸿浩[71]通过仿真和试验相结合的方法，对振动条件下的互连焊点进行了热-力耦合和热-力-电耦合仿真，完成了焊点的失效分析和寿命预测，振动条件下焊点仿真研究如图25所示。

图25 振动条件下焊点仿真研究[71]

仿真与测试之间存在着一定的误差，因此需要对误差进行分析，并且对仿真模型进行一些参数上的修改，来提高仿真结果的准确度。意法半导体[72]通过有限元分析初步研究了汽车用FPGA封装在电路板级ATC测试中焊点的可靠性，结合实验验证了仿真结果的准确性，分析两者之间的误差后，更新有限元模型得到了更好的模拟结果；中科芯集成电路有限公司[73]分别对芯片衬底、导热胶、Bump和底填料等材料参数进行了校准，得到了更准确的倒装焊封装器件的热仿真模型。

可靠性设计优化是指通过仿真分析材料和结构参数对封装电子器件的影响，根据仿真结果提出同时满足微系统组件的电性能、热性能和结构性能的最优方案。石潇[74]研究了电子元件间距、铜层厚度、铜层面积对电子元件热应力的影响，通过智能优化算法进行布局优化，优化后最大热应力和最大热变形量都得到明显降低。张琦[75]对塑封料热导率、芯片交叠长度、粘接胶热导率和裸片厚度进行热分析，得到了交错堆叠DDR模组的最优设计。还有一部分学者对优化算法进行了研究以得到最佳的芯片布局效果，王家睿[76]提出了一种模糊遗传算法，对MCM热布局进行了优化，当芯片的结温达到最小值时优化完毕；杨志清[77]研究了一种遗传粒子群算法，分析了芯片的功率和个数，对三维堆叠芯片进行热布局优化，得到了最优方案。

5.3 多层级热力协同仿真分析

由于多功能、高集成度等优点，异构集成在电子行业越来越受欢迎，但对设计的可靠性和环境适应性又有更高的要求，通过多层级热力协同仿真分析的方法，可以对异构集成的设计进行评估，CAI[78]等人设计了一款SiP，对主控芯片、安全芯片和几种无源器件进行了芯片级的仿真，进行排布之后又进行了封装级和系统级的仿真，得到了一种满足电源、信号和散热性能的SiP封装设计方案；KIMMO[79]等人对异构集成通信模块进行了多层级协同仿真，将工作在39 GHz的贴片天线阵列的电磁特性与基于多项式的功率放大器结合进行热力仿真，芯片级仿真方面对基于毫米波收发芯片进行了分析，系统级和封装级仿真方面对整个功率放大器进行了分析；LI[80]等人从多层级方面考虑了芯片内部和外部工作环境的影响，以及许多关键的影响因素如结构、集成电路和元器件、材料参数波动、工作环境条件等，利用这种协同仿真对电磁场、热场和机械场进行了分析。

6 异构集成多层级仿真的趋势与展望

6.1 多层级协同仿真的挑战

图26详述了跨芯片、封装和系统的协同设计、建模和仿真的未来愿景。涉及芯片-封装-系统的多物理场，跨尺度的建模可以协同来自电、热和机械分析的结果，这将最大程度地减少设计迭代的次数，并确保芯片和封装设计是系统可识别的。这需要获取加工工艺模型以及先进的测量技术，以确保满足质量指标以及准确的建模数据。

图26 未来的协同设计、建模和仿真愿景

有效的协同设计工具将确保在芯片、封装和系统层级设计中的物理设计、设计工作流程和可变性是可解读的。这种协同设计工具结合先进优化技术和大数据分析等将提供一个可靠的设计环境，设计人员在这个设计环境中可以利用建模和仿真的结果来确保在设计的早期阶段就可以达到性能、可靠性和稳健性指标。

对于建模和仿真，预测芯片-封装和封装-系统接口处的现象非常重要。这需要多物理场、跨尺度模型和协同仿真方法捕获电-热、热-机械和电-机械等多物理场的相互作用。图27详细介绍了在电、热和机械领域需要预测的关键物理现象。电-热场的交互作用包括将电源分配从芯片模型准确地映射到封装和系统模型中；对于热-机械交互，典型示例包括准确预测封装/系统模型在芯片后端产生的应力，以预测TSV区域的应力和损坏，这些应力反过来将会影响TSV的布局以及晶体管的阈值电压和驱动电流；电-机械耦合建模的经典示例是芯片上和芯片外互连中的电迁移和应力迁移；此外，为了准确模拟芯片上金属迁移的影响，应该把封装应力考虑在内。这些只是一些示例，这些示例说明了需要在芯片-封装-系统域之间进行协同设计，并且需要对电、热和机械场之间的相互作用进行精确建模。

图27 多物理场之间的相互作用

优化也是协同设计方法中的重要工具。许多EDA和MCAD工具都提供了优化求解器。在不确定性工具包中进行优化可以使设计人员能够评估材料和设计参数变化对性能和可靠性的影响，从而支持对产品的随机评估。

准确的材料数据和异构系统的特性至关重要，因此增加计算学、应力与多物理场建模之间的联系非常重要，计算与建模结合如图28所示。要将数据从计量学转移到建模工具中还需做进一步的工作，并且在焊料等非线性材料的精确本构模型方面尚缺乏共识。

图28 计算与建模结合

6.2 多层级协同仿真的展望

协同设计、建模和仿真是未来异构集成电子系统的基础技术。目前，芯片、封装和系统设计是脱节的或者是不完整的，这需要改变。今天进行的许多建模和仿真基于单一物理场，这也需要改变，特别是物理场之间的相互作用以及芯片、封装和系统之间的相互作用，都必须加以考虑。需要解决的特殊挑战有以下几个方面。

1)多物理场/跨尺度模型：需要对跨芯片-封装-系统的相互作用进行精确建模。这将需要解决纳米级（芯片）至厘米级（封装、系统）的几何特征与多物理场之间的相互作用。

2)不确定性的多目标优化：涉及芯片-封装-系统的多层级之间和多物理场之间的相互作用越来越复杂，将越来越多地要求使用强大的多目标优化求解器。该求解器需要有效处理大规模的变量和设计约束，并且在当前存在不确定性的情况下可以以快速计算的方式提供全局解决方案。

3)快速求解器：应在芯片、封装、系统使用什么级别的抽象模型，需要降阶建模技术来捕获当前系统的非线性。

4)生命周期模型：异构集成系统将需要新的失效物理模型，例如功率电子封装中的烧结互连。

5)数据标准：需要数据标准才能在不同的建模工具之间进行有效的协同仿真。

7 结论

多层级协同仿真技术是促进3D异构集成快速发展的关键技术，也是面临的巨大挑战之一。本文主要对3D异构集成的多层级协同仿真的部分关键技术的研究现状和发展趋势进行了综述，旨在为国内异构集成仿真设计和仿真工具的研发提供参考。