Tempus-PI 仿真和实测关键时序路径的一致性研究

余金金 ，闫志超 ，张倩忆 ，陈泽发

（1.上海燧原科技有限公司，上海 200000；2.上海铿腾电子科技有限公司，上海 200000）

0 引言

芯片设计向着更高的集成化、更高的频率以及更加复杂的签核（signoff）流程发展。其中静态时序分析（STA）是数字芯片设计signoff 中最关键的环节之一。对于关键路径的定位，仿真优化都是影响芯片性能的重要步骤。同时，随着芯片设计复杂化，技术节点向纳米量级发展，电源传输网络造成逻辑单元的电压降分析也变得越来越系统化、精细化。因此由于电压降引入的时序变化也越来越多的需要考量，尤其是关键路径上的电压降。

1 电压降对时序的影响

电压降会同时影响线延时和单元延时。由于峰值电压减小，带压降的电压摆幅会明显小于正常电压，这将影响到线延时和接收端输入斜率。电压降对时序影响如图1 所示，假设驱动端是工作在正常电压Vdd而接收端工作在带压降的电压VIRdrop。同时假设如下的时序库设定：

图1 电压降对时序的影响

（1）Lower slew threshold：20%

（2）Upper slew threshold：80%

（3）Input threshold：50%

（4）output threshold：50%

由于信号波形通过线传递过来，正常电压摆幅的线延时将小于带电压降计算得到的延时。同时可以看到接收端的输入斜率变化，而单元延时是由输入斜率和输出负载的公式计算得到。因此单元延时也将被影响到[1]。由于正常库文件都是通过标准的电压点设计的，为了更加精确的延时模型，需要引入多个电压点的库文件，通过差值法计算。

2 技术节点的影响

技术节点对RC 和单元延时的影响如图2 所示，随着芯片设计发展从40 nm 到28 nm 再到16 nm 以及现在的7 nm 和5 nm，电阻系数成倍数（3 倍）地增加，从而造成电压降关键因子电源网络R的增加。而电容系数几乎没有增加，这样对于同样的电流需要可供充放电的耦合电容几乎没有增加。电压降的影响越来越严重。图中右侧图中则反映了随着阈值电压的降低，标准单元对于电压降低带来的性能影响越来越敏感。因此在当前主流12 nm 或者以下的芯片设计中IR 以及IR 对时序的影响越来越严重。

图2 技术节点对RC 和单元延时的影响

3 Tempus-PI 算法

针对于以上两个方面的影响，Tempus-PI 为客户提供了一套自动的分析方法，可以同时考虑时序和IR 对设计的影响。这套方案可以支持读入现有矢量波形作为仿真输入的EIV（Effective Instance Voltage）分析结果反标到每一个标准单元上去。通过读入多套电压的timing lib库，STA 引擎可以对新的时延做准确的非线性插值，从而得到IR-drop aware的timing 分析结果。这一轮的STA分析结果还可以作为新的timing window 重新输入给power &IR 分析引擎进行更为准确的迭代。

当仿真矢量在设计初期缺失或者不能涵盖最差情况的时候，该方案也支持做第一轮的IR 仿真分析前，通过结合STA 引擎找出对电压敏感的关键时序路径，在无矢量仿真中确保这些路径和在他周围比较重要影响路径一定翻转，从而得到timing-aware的IR-drop 分析结果。这也是Tempus-PI 算法中比较独特的一点。

4 设计简介和技术参数

这里的研究对象是一个12 nm AI 芯片中的核心模块S。其物理尺寸为2 600 μm×2 700 μm，一共21M 标准单 元。floorplan如图3所示。

图3 核心模块S floorplan

该模块是整个AI 芯片的核心，主频的高低决定了整体计算性能。因此对于该模块的关键路径的时序检查和收敛至关重要。

5 传统的静态时序分析

传统的时序分析基于工艺角的库文件以及一系列用来覆盖不同影响因子的时序计算参数，比如derate、uncertainty 等。在该设计中要求在typical的情况下，电压为0.8 V 时，达到设计的目标频率。最终建立时间的时序统计如图4 所示。

图4 传统时序分析建立时间直方图

6 IR 分析

这里首先介绍下IR的仿真环境和方式。由于芯片设计已经结束，进入了实验室实测阶段。前端设计可以提供和实测功能一致的矢量波形作为仿真输入。因此使用矢量波形作为IR 仿真的输入。该波形表征了核心模块S在该时间段里所有逻辑单元的翻转情况。同时将单个核心模块放到了整个芯片中单独开启，仿真模型中又带入了3DIC 相关的中介层（interposer） 以及封装相关的设计参数。IR 仿真结果如图5 所示。

如图5 所示，在系统中单个核心模块启动后，在该核心所在区域从内到外形成了压降效应。

图5 单核心模块在系统中启动后的IR 仿真结果

7 IR-aware STA

通过Tempus-PI的标准流程，将上个章节中的IR 数据结合到STA的仿真中。可以看到时序有了很大变化，统计结果如图6 所示。

图6 IR-aware STA 建立时间直方图

可见在带上IR的信息之后前2 000 条path 都在负的slack 区间。

8 芯片测试方案以及一致性分析

根据芯片的时序情况，找到5 个类型的路径类型，分别建立了5 组测试案例，如表1 所示。从表1 可以看出从P1 到P5，路径的最低电压和传统STA的时序建立时间没有相关性，但是和IR-aware的STA 分析结果有比较正向的相关性。尤其是P5的case 为实测最高的min-voltage 值，它在仿真中表现为slack 最小的关键路径。

表1 测试和IR-aware Tempus-PI 仿真对比

9 结论

本文在论述了先进工艺节点下，IR 对时序分析的显著影响。通过引入全系统的模型和参数，基于特定vector进行了Tempus-PI 仿真。由此得到的时序变化情况都和芯片实测的实验结果有比较合理的一致性。在未来的工作中还将引入无矢量的Tempus-PI 功能，这样能在signoff 阶段发现并修复更多的IR 敏感的关键路径。