8英寸薄层P型硅外延片的均匀性控制

谷鹏

（河北普兴电子科技股份有限公司 河北省石家庄市 050200）

在现今的大规模集成电路中，硅外延材料是常见的基础材料，同时也被应用在分立式器件中。重掺杂硼衬底轻掺硼外延片（P/P+）主要应用于CMOS 大规模集成电路和器件工艺，可有效改善抗闭锁性能[1]；P/P+外延片也可应用于微波功率LDMOS 器件[2]。在当前我国的集成电路中，8 英寸的有着最大的从含量和使用。然而8 英寸P/P+硅外延材料的国产产量也无法符合实际的需要，同时产能也难以满足市场的使用需求[3]，由于存在N 型杂质补偿、高密度的失配位错、均匀性差等亟待解决的问题，P/P+外延材料的生长一直受到制约。王启元等对6 寸桶式炉生长的P/P+外延片的均匀性控制进行了阐述[4]；吕婷等改进了两步生长工艺，获得了高均匀性的6 寸P/P+外延片[5]；安静等对6 寸平板炉的P/P+外延片的生长工艺进行了研究[6]；以上均未提及8 英寸等更大尺寸的生长工艺和均匀性控制方法。刘小青等研究了单片外延炉制备的8 英寸薄层硅外延片的工艺，但重点是重掺N 型衬底N 型（N/N+）外延片，未具体研究P/P+外延工艺[3]。

本文通过单片外延炉制备薄层8 英寸P/P+外延片，探索优化P/P+外延工艺的均匀性控制和缺陷控制，为8 英寸及以上大尺寸的P/P+外延片产业化提供有意义的参考。

1 工艺试验

1.1 外延设备研究

使用ASM 公司的E2000 型单片外延炉，开展相应的工艺试验。参考图1 结构。将石英腔体置于水平位置，其中放上能够旋转的石墨基座，并且在四个边缘处和基座中心处，都进行温度探测，做好相应的控制。每次生长1 片，从腔体前法兰流入工艺气体，然后从后法兰流出。

1.2 工艺设定

在本研究中，选择8 英寸掺硼（Boron）杂质衬底作为实验材料，其电阻率是0.002-0.003Ω·cm 范围中，生长用三氯氢硅（SiHCl3，简称TCS）

实验参数：外延层厚度w 为4.0μm，电阻率ρ 为0.35Ω·cm。

使用工艺为常压外延工艺。在外延生长之前，要针对衬底利用氯化氢（HCl）做好原位腐蚀抛光，从而将表面上存在的一些剩余的氧化层（SiO2）去除。在外延工作中，要分两步走：第一步是本征覆盖层的生产，对衬底杂质进行抑制。第二步主要是加入掺杂剂硼烷（B2H6）。

1.3 材料性能表征

硅片表面分析仪在利用中，能够对外延片颗粒分布测量；使用傅里叶变换红外反射法（FT-IR），对外延层厚度分布策略；使用汞探针电容电压法（Hg-CV），对电阻率分布策略；使用扩展电阻法（Spreading Resistance Profiling，SRP），对系统本征值以及外延层过渡区进行策略。如果厚度电阻率不均，需要利用公式：均匀性U%=（最大值Max-最小值Min）/（最大值Max+最小值Min）×100%计算。

图1：反应室结构

图2：本征外延层的SRP 曲线

2 结果与分析

2.1 外延生长系统验证

外延生长前，需要对生长系统进行自掺杂验证。验证的方式是测试系统本征值。在轻掺硼衬底上生长10～15μm 左右厚度的本征外延层，使用SRP技术测试本征外延层的剖面分布和平坦区电阻率。图2 为测试结果，横坐标为由外延表层至衬底方向的深度，纵坐标为本征电阻率数值ρi。

本征1 外延层曲线平坦，至衬底的过渡区，曲线光滑自然过渡，外延表层测得的电阻率数值ρi约为900Ω·cm（本征要求＞300Ω·cm），说明系统自掺杂质较小，原料气体TCS 满足使用要求；

本征2 外延层曲线平坦，但在过渡区出现高阻夹层，说明系统存在N 型杂质补偿，形成高阻PN 结，且外延层为N 型，不满足P型外延的生长要求；

本征3 外延层曲线不平坦，越靠近表面，本征电阻率ρi越高，达到6000～10000Ω·cm，虽然没有高阻夹层出现，但说明系统仍然存在N 型杂质补偿，只不过外延层仍然为P 型，同样不满足P 型外延的生长要求。

如果我们在本征2 或本征3 的系统条件下，进行P 型外延生长，片间一致性就会不可控，电阻率变得不稳定，且均匀性变差，不满足集成电路或器件的使用要求，因此外延生长前，必须对系统进行本征验证，只有达到本征1 的结果时，方可进行外延生长。

2.2 滑移线控制

由于硼原子与硅原子直径相差较大，重掺硼衬底内，晶格畸变较严重，存在失配位错缺陷，在此衬底上生长外延层，如果控制不好，很容易将此缺陷放大，形成滑移线[7]。外延片滑移线的形核与增殖与温度梯度存在密切关系[8]，对于大尺寸单片外延炉来说，对于边缘和中心的温差θ，P 型外延片有着很强的敏感性，并且温差θ 在大于θt情况下，产生大量滑移线增殖。具体参考图3。当温差θ=-40℃时，滑移线已经存在，并且总长l 达到181mm，如图3（a）所示；当θ=-45℃时，滑移线总长l 为23mm，总长和数量有所减少，但依然存在，见图3（b）；当θ=-50℃时，滑移线总长l 和数量均为0，见图3（c）。因此，该P 型外延片滑移线形核的温度门槛值θt应在-45℃～-50℃之间，在调整温区过程中，温度偏差θ 必须小于θt，否则就会形成失配位错，引起滑移线增殖，使晶格质量下降。

2.3 外延层电阻率不均匀性控制

大尺寸单片外延炉容易发生边缘自掺现象，主要表现为重掺衬底杂质通过边缘进入外延层，引起边缘电阻率降低，分析原因可能是单片外延炉有着偏高的生长问题，特别是和一些其他的感应加热的炉比起来，通常温度为1150℃左右，但是普通的平板式外延炉的温度是低于1100℃，如果温度太高，容易衬底杂质逐渐向四周呈现分散的效果，这就降低了外延层电阻率，特别是边缘电阻率，产生明显的降低。因此，适当降低外延片边缘的温度，可以提高边缘电阻率，但提高的幅度是有限的，在设备自掺杂较重的情况下，这种手段效果不明显。对于8 英寸的薄层外延片，为了改变其周围电阻率，确保温度是1150℃，并且在H2流量以及恒定的温区下，设置TCS 流量，能够让G 实现2.5μm/min，3.5μm/min 和4.5μm/min，沿外研片半径r，测量中心点电阻率ρc、1/2r 电阻率ρ1/2r、据边缘10mm 处电阻率ρ10mm、据边缘6mm 处电阻率ρ6mm和据边缘3mm 处电阻率ρ3mm，数据趋势图见图4。在生长速率快速加大的情况下，径向电阻率就会减小，同时边缘3mm 电阻率增加，产生的另外现象为，如果生长速率大于3.5μm/min 时，其最大的电阻率就会从边缘10mm 逐渐改变成为6mm。因此，在生长速率增加的情况下，会降低系统自掺杂的影响区域。

实验说明，通过提高外延生长速率，也可以降低大尺寸P 型薄层外延片的电阻率不均匀性。

3 结论

图3：不同温度偏差下硅外延片的滑移线分布图

图4：生长速率不同，沿半径不同位置点的电阻率改变

单片外延生长系统制备8 英寸薄层外延片，通过本征测试来验证生长系统是否满足生产；通过调整边缘和中心温差来改善失配滑移的形核；对外延生长速率提高，增强边缘3mm 的电阻率，显著改善外延片边缘位置的电阻率，防止不均匀问题的产生。将之上的策略综合起来应用，能够使得8 英寸薄层P 型外延片产生明显的离散现象，从而增强其生产。