基于码密度法的FPGA进位链时延标定

蔡东东，何在民，刘正阳，樊战友，武文俊

基于码密度法的FPGA进位链时延标定

蔡东东1,2,3，何在民1,2,3，刘正阳1,2,3，樊战友1，武文俊1,2,3

（1. 中国科学院 国家授时中心，西安 710600；2. 中国科学院 时间频率基准重点实验室，西安 710600；3. 中国科学院大学，北京 100049）

现场可编程门阵列（FPGA）内部专用进位链资源可应用于时间数字转换（TDC）的高精度测量。各级专用进位链的延迟时间很小，一般量级为数十皮秒至一百多皮秒。基于FPGA实现TDC精密测量要解决的一个核心问题是如何精确标定各级进位链的延迟时间，码密度法是实现延迟时间标定行之有效的手段之一。基于EP2S60F1020C4芯片，通过向进位链输入基准时钟周期范围内大量的随机脉冲，经统计处理得到每一级进位链单元的延迟时间。测试表明，延迟时间测量的分辨率为42.6 ps。

现场可编程门阵列；时间数字转换；码密度法；时间间隔测量；专用进位链

0 引言

精密时间间隔测量技术在激光测距，核医学影像，卫星授时和高能物理实验等领域意义重大且应用广泛。为满足上述领域的需求，时间间隔的测量分辨率需要达到亚纳秒，甚至数十皮秒的量级[1]。现场可编程门阵列（field-programmable gate array，FPGA）具有设计灵活、集成度高和门延迟小等优点[2]，使得基于FPGA的时间数字转换（time-to-digital converter，TDC）电路的实现方法变得越来越通用[3-4]。

FPGA中相邻位置的专用进位链延迟很小，借助于一个多位加法器可以获得均值小于100 ps的时间刻度，基于此，利用专用进位链可以实现分辨率优于百皮秒的精密时间测量，因此精确得到各级专用进位链的延迟时间是实现精密时间测量技术的前提和关键。基于FPGA特定的物理结构，跨越LAB和半个LAB之间的进位链延迟时间要远大于LE之间的延迟，其次，进位链单元的延迟时间除了随其位置的变化而变化，还受到供电电源电压和所处环境温度的影响而发生变化。对于相应的影响，可以引入相关的校正系数来补偿其影响，但是这种方法无疑会增加设计的复杂度和FPGA资源的占用[5-6]。笔者采用码密度法来通过对延迟单元进行测试，标定出各个延迟单元的延迟时间，进而可以实时校准测量结果。

1 基于FPGA进位链的TDC原理

图1 脉冲计数法的原理图

显而易见，基准时钟的频率越高，脉冲计数法的测量越准确，但是亚纳秒级周期的基准时钟需要达到数GHz的频率。由于技术和成本的限制，这种方法绝非上策。基于FPGA的TDC方法可以利用FPGA内部的专用进位延迟作为基本延迟单元，每个延迟单元的延迟时间在数十皮秒至一百多皮秒不等，可以大幅提高时间测量的分辨率。

图2 基于FPGA进位链的TDC方法

进位链下方的一组D触发器在Clock上升沿来临后把各级加法器的输出结果锁存，通过确认输出结果中1—0跳变的位置即可判断进位信号在进位链的位置。

因为底层物理结构的关系，FPGA内部专用进位链的时延并非一成不变的。以设计采用的Stratix II系列器件为例，其最小逻辑单元称为自适应逻辑模块（adaptive logic module，ALM），每个ALM可以进行功能自适应“等同于”两个逻辑单元（logic element，LE），每8个ALM组成1个逻辑阵列块（logic array blocks，LAB）。由于制造工艺的限制，LAB与LAB之间的信号延迟时间远远大于LAB内部LE与LE之间的时延，这就从根本上决定了多级进位链延迟时间的收敛性不一致。实际的测量结果也表明，每8个LE会产生一个较大的延迟时间，且跨越LAB的延迟也略大于半个LAB的延迟。LAB的构成如图3（a）所示。各个延迟单元的延迟时间可以通过查看Quartus II软件中的Timequest得到，如图3（b）跨越LAB的延迟时间为231 ps，半个LAB之间的为111 ps，其余LAB内部的为41 ps。然而，实际延迟时间受到温度和电压的影响，软件提供的只是理论上的参考值。每一级延迟单元的理论参考延迟时间和实际延迟时间的微小差异，都可能会因为累加而放大导致最终计算的累计时间产生较大的偏差。因此，准确、实时的标定各个延迟单元实际的延迟时间对TDC测量时间间隔意义重大。

图3 LAB的构成及其内部进位链的延迟时间

2 码密度法时延校准原理

图4 码密度法的原理示意图

2.1 码密度法时延计算方法

2.2 码密度法样本数选取策略

由式（4）可得下式：

3 基于码密度法的时延校准设计

码密度法是基于输入大量随机脉冲而精确标定各级延迟单元的延迟时间的方法，随机脉冲和采样时钟的非相关性越大，各个延迟单元的延迟时间的标定越准确。为尽可能地满足上述条件，应使两者的频率不成整数倍的关系[7]，应选用抖动和频率漂移较大的频率源作为随机脉冲的输入，应使分频后的测试时钟有足够长的时间发生随机变化，即测试时钟频率尽可能得小。

如图5所示，质量“较差”的频率10 MHz恒温晶振分频出的0.07 MHz作为随机脉冲的输入，铷钟产生10 MHz倍频的125 MHz的时钟作为TDC采样信号，TDC模块测得两者的延时结果由内部逻辑分析仪采集和输出。逻辑分析仪的采样时钟由铷钟产生的10 MHz分频的0.07 MHz提供，这样确保了逻辑分析仪在每一个采样时间输出不同的采样结果。内部逻辑分析仪输出的数据样本个数为53 004个，大于理论上的40 000个。

图5 码密度法时延校准设计框图

3.1 码密度法时延校准的硬件实现

本实验选用的是Altera公司的Stratix II系列的EP2S60F1020C4芯片，其内部的专用进位的平均延迟时间略大于40 ps。由于采用的采样时钟周期为8 ns，尽可能使得进位链占用整数个LAB，即进位链的个数为16的整数倍，因此本实验设计选用192个进位链。

在设计中，尤其要注意：①为避免每次编译导致进位链的位置发生变化，应使用“LogicLock”对进位链的位置进行固定，如图6所示，设计将串行多位进位链逻辑锁定在（X26，Y27~X26，Y38）这12个LAB内；②为避免Quartus II对加法器专用进位链的优化，以至于延迟信号未通过专用进位链传输，对Optimization Technique的设置必须要勾选“Area”，如图7所示，进位链信号在专用进位链上逐级传递。

图6 底层逻辑资源图

图7 利用到专用进位链的ALM

4 码密度法时延校准测试结果及分析

对53 004个数据样本进行处理，统计落在各个延迟单元的跳变的个数，起始信号从输入端口至进位链起始段的延迟较大，导致落在第一级延迟单元的跳变个数高达4 672个。第二级的延迟时间很小且样本数量不够多又导致了落在该级延迟单元的跳变个数为0，其余各级的如图8所示。跳变在延迟链上最多传递了176级，且第16，32，64，80等延迟单元的长度略大于第8，24，40，56等延迟单元的长度，第8，16，24，32级的长度远大于其余各级，这也和FPGA内部的特性相符。

图8 跳变落在各级延迟单元的个数

5 结语

文章基于Altera的Stratix II系列芯片采用Quartus II软件进行开发设计，采用多级加法器在FPGA内部构建了192级专用进位链，使用码密度法对各级进位链延迟单元进行测试分析，得到随机脉冲在每一级延迟单元的延迟时间，完成了各级延迟单元的标定。测试的结果符合理论预期，表明基于FPGA内部专用进位链级联可以用于实现高精度时间测量。

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[2] PAN W B, GONG G H, LI J M. A 20-ps time-to-digital converter (TDC) implemented in field-programmable gate array (FPGA) with automatic temperature correction[J]. IEEE Transactions on Nuclear Science, 2014, 61(3): 1468-1473.

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Calibration of FPGA carry chain delay based on code density method

CAI Dong-dong1,2,3, HE Zai-min1,2,3, LIU Zheng-yang1,2,3, FAN Zhan-you1, WU Wen-jun1,2,3

(1. National Time Service Center, Chinese Academy of Sciences, Xi’an 710600, China;2. Key Laboratory of Time and Frequency Primary Standards, Chinese Academy of Sciences, Xi’an 710600, China;3. University of Chinese Academy of Sciences, Beijing 100049, China)

The dedicated carry chain resources inside the field-programmable gate array (FPGA) can be applied for the high-precision measurement of time-to-digital conversion (TDC). The delay time for dedicated carry chains at all levels is very tiny, typically ranging from a few tens of picoseconds to one hundred picoseconds. One of the key issues to be solved in FPGA based TDC precision measurement is how to calibrate the delay time in all stages of the carry chain accurately. The code density method is one of the most effective ways to implement the delay time calibration. Based on the EP2S60F1020C4 chip, a large number of random pulses within a certain period of time are input into the carry chain, and the delay time at each level of carry chain unit is obtained by statistical processing. Tests have shown that the resolution of the delay time measurement is 42.6 ps.

field-programmable gate array (FPGA);time-to-digital conversion (TDC); code density method; time interval measurement; dedicated carry chain

10.13875/j.issn.1674-0637.2019-03-0240-08

2019-01-20；

2019-03-22

中国科学院“西部之光”人才培养计划西部青年学者A类资助项目（XAB2017A05）；国家自然科学基金资助项目（11703030）

蔡东东，男，硕士，主要从事精密时间测量研究。