PAM 4：高速以太网的SERDES全新调制标准

思博伦通信

1　引言

当200G和400G以太网的802.3bs标准1.0版草案于2015年发布时，多级调制技术被认为是一种很有潜力的高速替代方案，可以用于替代通常在10Gbit/s和25Gbit/s速率下使用广泛且特性明确的非归零码（NRZ）调制技术。然而，就在它发布后不久，IEEE却规定应在56Gbit/s和更快速率下所有单通道SERDES信道中首选使用四级脉冲放大调制（PAM 4），而25Gbit/s NRZ依旧是专业400G SR16实施的一种替代方案。这些56Gbit/s通道可用于原生格式的50G以太网，以及通道汇聚条件下的100G、200G和400G以太网。PAM 4将成为56Gbit/s串行器/解串器物理层的首选主流形态。开发商也很可能会尝试研制基于PAM 4的112Gbit/s单通道串行器/解串器，因为人们通常认为PAM 8和PAM 16等更高层的PAM调制很难以符合成本效益的方式成功实施。因此，在可以预见的未来，PAM 4很可能仍将是物理层以太网测试的关键组成部分。

2　线路编码与NRZ的局限

经过20年的发展，以太网已经从快速以太网（100Mbit/s）演化成为千兆以太网，再到最新的万兆（10G）和10万兆（100G）以太网。过去，人们关注的重点是块编码，即数据位在发送至PHY之前会被分为从MAC到PHY的不同块中。线路编码由串行器负责执行并准备在物理介质上传输，它所依赖的是一种简单的双层编码方案，即非归零（NRZ）。与使用直接Manchester编码方式的10M以太网相比，所有100Mbit/s和更高的以太网速率都需要一个简单的电压变化来回归编码空间的逻辑电平，以便使信号能够在介质上传输。之所以选择NRZ，就是因为它比归零（RZ）和编码NRZ（ENRZ）等替代方案的效率更高。在现有线路编码的上下文环境中仍可选择块编码，例如使用Manchester8B/10B作为串行器/解串器的输入块编码可以保持精确的NRZ时钟。然而，NRZ仍被认为是以太网PHY设计中理所应当的首选线路编码。为满足NRZ的要求，思博伦推出了业界惟一的五速产品系列，可在同一测试模块上支持100/50/40/25/10G以太网。由于具备了五速的灵活性和在多种以太网速率下支持NRZ的能力，这些测试模块便成为非常受欢迎的选择。

对于高达10Gbit/s的速度，以规定线速承载以太网数据包的单个信令通道，被认为是实施SERDES功能的最简便方法。然而，随着40G以太网，尤其是100G以太网的到来，PHY设计者开始尝试将多个SERDES通道进行汇聚，形成了一种最高效的设计收发器设计方法。例如，使用4×10G来实现40G以太网收发器，或10×10G/4×25G来实施100G以太网。事实上，40G和100G以太网之间的汇聚不连续性催生了一种全新的物理重计时设备，即所谓的变速箱（Gearbox）。它具有独特的能力，可以对40G和100G以太网PHY设备的要求进行重新映射。

当通道汇聚成为一种常规后，在超过28Gbit/s（25G以太网+开销）的条件下将NRZ保留一种线路编码选项的能力就变得更加难以实现。即使在使用基于NRZ的单通道56Gbit/s串行器/解串器时，要想为光互联论坛的甚短距离（VSR）线路提供支持，设计师所遇到的电气信令速率信道损失也高到足以让人灰心丧气。线路汇聚会使问题大幅增加。NRZ在过去曾被看作最适合较短的距离，而当线路板上的电路较长时，PAM 4才是首选的方案。当NRZ被用在100G以太网设计中四路复用28Gbit/s串行器/解串器的线路编码中时，串扰便会带来很大的问题，因此需要用到某些使用25GNRZ通道的早期100G实施中的专有DSP解决方案。自400G以太网工作组于2012年启动以来，线路编码中的全新多级概念已经成为一种显而易见的必然选择。

尽管PAM缺乏NRZ在主流混合信号设计方面的历史，但在多种传输系统中，涉及PAM的研究已经开展了数十年之久。事实上，NRZ是二级PAM，即PAM 2的对等技术。当四级对每个单位间隔编码两个数据位时，收发器中的带宽可以有效地加倍。同样，视频传输系统中的正交振幅调制（QAM）现已经扩展出了巨大的类别，例如QAM-64和QAM-128，而以太网串行器/解串器的设计也尝试过PAM 8和PAM 16。然而，PAM 4可以在不大幅提高设计难度的情况下实现更快的信令速率。在某些速度下，它只有NRZ一半的Nyquist频率，即28GHz的一半——14GHz。因此，IEEE 802.3bs将其定义为200G和400G以太网中所用56Gbit/s通道的首选线路编码。在对下一代最快串行器/解串器（112Gbit/s）的初期研究中，人们发现PAM 4也可以在该速度下使用，但此时也会遇到一些挑战，因而需要采用一些先进的信号处理解决方案。

3　PAM4：出乎意料的复杂性

尽管PAM 4在以太网SERDES设计中的历史几乎可以与NRZ平起平坐，但绝不应该因此而低估了这种编码方式带来的全新设计挑战。在芯片和光引擎之间的极短距离（XSR）应用中，通过使用发送有限脉冲响应（FIR）过滤器，可以在光眼图中实现可接受的眼开放高度。然而，当布线距离达到芯片到模块的VSR距离时，PHY设计必须使用连续时线性均衡器（CTLE）来替代常用的决定反馈式均衡器。在多数设计中，还必须添加前向纠错，从而使PHY线路的时延和复杂性均有所提高。为解决这些问题，通过提供前置、后置和FEC块统计数据的方式，思博伦在其四速400/200/100/50G以太网测试模块中采用了前向纠错参数。

功率耗散的问题不容小觑。甚至假定存在16nm FinFET CMOS处理技术，业界进行过的模拟表明，接收器中带FEC和CTLE的56Gbit/s PAM 4串行器/解串器仍会耗散超过28Gbit/s NRZ设备两倍的功率。

有一个全新的IEEE研究组在2017年7月曾提议，可以将PAM 4用于服务商传输。该研究组建立的目的是考虑10～100km布线距离的PHY问题。这些正在考虑的PHY将用作私营数据中心的互联方式，但IEEE仍然与ITU和ATIS保持密切的联系，目的是在其标准与OTN传输速率之间建立对应的映射关系。因此，为城域远距离私有以太网传输而开发的PHY可能成为未来城域远距离运营商以太网的基础。第一种此类PHY可以支持50Gbit/s和100Gbit/s的速度，但相关专家已经开始讨论将这些PHY扩展至全新802.3bs标准下的更高速率，即200Gbit/s和400Gbit/s。对于超过40km的距离，IEEE可能会考虑新的连贯光线路编码和均衡方法，但对于10～40km的距离，PAM 4几乎肯定会成为最受青睐的调制方式。

目前，OIF正在对112Gbit/s串行器/解串器的电气接口进行初步讨论。IEEE表示，在200/400G以太网标准之后，不会立即出台800G或1.6T的后续标准。相反，该机构的一个特别讨论组，即802.3全新以太网应用或NEA特设小组，将考虑更快的PHY和串行器/解串器。NEA正在与OIF密切合作，后者正在为112G开发一系列的通用电气接口（CEI）。上一代的OIFCEI标准已经开始了从芯片到芯片或芯片到模块的最小距离连接，但OIF中的一个特别小组正在开发一种距离更短的打包系统接口，目的是将逻辑和驱动芯片连接为一体。此类连接可替代2.5D打包，并用于复杂的ASIC或FPGA中。

NEA现已得出结论，任何未来的112Gbit/s串行器/解串器都将是基于PAM 4的，而不是更高阶的PAM。如果使用PAM 8或PAM 16，则需要昂贵得多的FEC，从而产生较高的时延和规模较大的设计，根本无法集成到单个ASIC中。在一套系统中混合两个级别的PAM则需要全新的转换芯片，同时要想混合除Reed-Solomon（544.514）之外的任何FEC，还必须在收发器设计中使用FEC终结。

与此同时，设计基于PAM 4的单通道112Gbit/s串行器/解串器远要比许多OEM厂商预期困难得多。由于插入损失的缘故，芯片至模块实施过程中可能需要使用更先进的线路板材料。在默认状态下，基于56Gbit/s PAM 4串行器/解串器通道汇聚的系统对于56Gbit/s PAM 4串行器/解串器 50G、100G、200G 和400G以太网端口而言可能是理想的物理基础，同样的情况也适用于基于16×50汇聚方案的800Gbit/s私有端口。

4　PAM 4对测试的影响

在2017年年初，思博伦发布了市场中的第一种200G测试系统，所使用的正是基于4×50G以太网PAM 4的技术。使用基于PAM 4的通道汇聚也会对针对较远距离以太网的损伤测试专用网络仿真平台产生影响，例如思博伦的Attero-100G。

从长远来看，有关PAM 4的知识，对思博伦为服务商提供的、任何工具中的PHY至MAC仿真都具有至关重要的意义。在未来的两三年中，长度超过10km的专用链路可能仅限于DCI方面的用途，但随着多项IEEE标准的出现，OTN和传统以太网之间完整的七层OSI测试可能会是今天的运营商以太网合乎逻辑的后续选择。

从早期的100M快速以太网至今，NRZ在这20多年来一直都与以太网线路编码技术保持着同步发展。今天，以太网芯片和系统行业正经历着迈向PAM 4的根本变革。这种线路编码技术不仅是50G以太网连接的基础，构成了更快速度汇聚通道的基础。它还最有可能成为未来112Gbit/s串行器/解串器的线路编码，也是正处于设计初期的单λ100Gbit/s通道的基本组成。