基于漏—源电平转换的MOS电容放大器

易华祥+王德志+王一文

摘 要：文中提出了一种基于漏-源电平转换的MOS电容放大器作为采样保持电容的方法，以提高电荷域采样的线性度。放大器巧妙地利用采样和保持为两个独立过程的特性：当处在采样阶段时，MOS电容放大器工作在反型区，此时有较大的电容值，等效为电荷域采样的输出电压较小，提高了线性度；当处在保持阶段时，MOS电容放大器在漏-源电平转换作用下从反型区变换到耗尽区，此时有较小的电容值，等效为电荷域采样的输出电压被放大，使下一级电路能较好地工作。利用一种55 nm CMOS工艺设计了基于漏-源电平转换的MOS电容放大器，并利用Spectre分析了该MOS电容放大器的功能。仿真结果论证了文中工作对提高电荷域采样线性度的可行性。

关键词：高灵敏度接收器；电荷域采样；非线性；MOS电容放大器；漏-源电平转换

中图分类号：TP39；TN432 文献标识码：A 文章编号：2095-1302（2017）12-00-04

0 引 言

基于电荷域采样[1]或电压域采样[2]的离散时域架构是设计低功耗、低成本和单片集成接收器的一种可行架构。相比较，电荷域采样具有如下优势：

（1）可以通过内嵌sinc滤波器滤掉开关采样产生的噪声和旁瓣间的噪声[3]；

（2）带宽不受负载电容的影响，可以避免接收前端与模数转换器（Analog to Digital Convertor，ADC）的接口使用功耗饥饿型缓冲器[4]；

（3）开关采样产生的时钟馈通和时钟抖动都比较小等 [5]。

以上优势使得基于电荷域采样的离散时域接收器受到学术界的广泛关注[6-10]。

电荷域采样的线性度对离散时域接收器的灵敏度[11，12]有较大影响。例如，当利用电荷域采样设计射频前端时，其非线性将恶化接收前端的噪声系数，甚至使接收前端产生减免和阻塞现象，导致接收器无法正常工作；当电荷域采樣工作在模拟基带时，其非线性将减小ADC的无杂散动态范围[13]。为了提高电荷域采样的线性度，其输出电压应尽可能小[14]，但较小的电压将恶化下一级电路输入信号的信噪比。针对该问题，文中设计了一种基于漏-源电平转换的MOS电容放大器，用作电荷域采样的采样保持电容。该MOS电容放大器巧妙地利用采样和保持为两个独立过程的特性，在采样阶段时，MOS电容放大器工作在反型区，此时采样电容值较大，使得输出电压较小，可以提高电荷域采样的线性度；在保持阶段时，MOS电容放大器在漏-源电平转换的作用下从反型区变换到耗尽区，此时保持电容值较小，等效为电荷域采样的输出电压被放大。因此，本论文设计的MOS电容放大器能同时提高电荷域采样的线性度和下一级电路输入信号的信噪比，对实现高灵敏度的电荷域采样离散时域接收器具有重要意义。

1 理论分析

当电荷域采样选择基于漏-源电平转换的MOS电容放大器作为采样保持电容时，既能提高电荷域采样的线性度又可提高下一级电路输入信号的信噪比。本节分析了基于漏-源电平转换的MOS电容放大器的工作原理和该MOS电容放大器提高电荷域采样线性度的可行性。

1.1 基于漏-源电平转换的MOS电容放大器的工作原理

利用NMOS和PMOS构造电容的原理分别如图1和图2所示。源极S和漏极D连接形成电容的下极板，栅极G作为电容的上极板。此外，NMOS电容和PMOS电容的衬底B应分别接地和电源电压，该接法使NMOS电容和PMOS电容只工作在反型区和耗尽区，因此电容-电压（C-V）曲线呈单调特性[15]。

假设NMOS管的宽长比为200 ?m/4 ?m，VG为0.4 V且VD-S从0 V变化到VDD，NMOS电容的C-V曲线如图3所示。当VD-S为0 V时，NMOS管工作在反型区，电容值约10pF；当VD-S增大到VDD时，NMOS管工作在耗尽区，此时电容降至约3 pF。基于该C-V特性的NMOS电容的采样保持电路如图4所示。当开关合上时处在采样阶段，电流Iin对NMOS电容充电，NMOS电容积累的电荷量为Iin与采样时间的乘积；当开关打开时处在保持阶段，NMOS电容保持采样阶段的电荷量。保持阶段的电容为3 pF，小于采样阶段的电容10 pF，且在两个阶段，电荷量不变，所以保持阶段的电压大于采样阶段的电压，实现了放大功能。利用该放大特性设计电荷域采样电路既可以提高电荷域采样的线性度，又可以提高下一级电路输入信号的信噪比，可以应用于具有高灵敏度的电荷域采样离散时域接收器。

1.2 提高电荷域采样线性度的可行性分析

电荷域采样如图5所示。电荷域采样主要由跨导gm和采样电容Cs组成，gm将输入电压Vin转换为输出电流Iin后通过Cs进行采样。因为电容Cs为无源器件，所以电荷域采样的非线性主要由跨导的非线性导致。当考虑gm的n次谐波失真时，在一个周期T内Cs上积累的电荷Q为：

其中，gds为跨导的输出电导，Vout为跨导的输出电压，gmNL，n和gdsNL，n为gm和gds的n次谐波失真系数。根据式（1）可知，电荷域采样的非线性主要由gm、 gds的非线性和Vin、Vout的幅度导致。在给定的电荷域采样系统中，即Vin （t）、gmNL，n和gdsNL，n为固定值，此时只有通过减小Vout （t）的幅度来提高电荷域采样的线性度。但减小Vout （t）将导致下一级电路输入信号的信噪比降低，使得电荷域采样的线性度的优化较复杂。

将图5中的采样电容gm替换成NMOS电容放大器后如图6所示。当时间t处在t0到t1时间段时，开关合上且VD-S设置为0 V；当时间t处在t1到t0+T时间段时，开关打开且VD-S设置为VDD。根据上述理论分析得到：电荷域采样处在采样阶段时，NMOS电容具有较大的值，因此Vout较小，电荷域采样具有较高的线性度；电荷域采样处在保持阶段时，NMOS电容具有较小的值，因此，Vout较大，实现了放大功能，使得下一级电路的输入信号具有较大的信噪比，且此时较大的Vout不影响跨导的线性度。所以利用基于漏-源电平转换的MOS电容放大器提高电荷域采样的线性度具有可行性。endprint

2 功能驗证

2.1 电路设计

电荷域采样电路主要包括跨导、采样开关和MOS电容放大器等模块，其中跨导用于将输入电压转换为输出电流。如图7（a）所示，跨导主要由NMOS管M1和PMOS管M2组成的反相器实现，电压Vbp和电压Vbn通过电阻R分别独立为M2管和M1管提供直流偏置电压，使跨导直流输出电压为VDD/2，以提高跨导的线性度[16]。采样保持开关通过M3和M4组成的传输门实现，其导通电阻不随Vout的变化而变化，使电荷域采样具有较好的线性度。CLK1和CLK2分别控制NMOS电容的漏-源电压和M5的导通或关断，其中CLK2为高电平时M5导通，清除NMOS电容上积累的电荷；CLKP和CLKN为差分时钟信号，控制采样保持开关。该电荷域采样的时序如图7（b）所示。首先CLK2为高电平，清除NMOS电容上的电荷。然后CLKP为高电平同时CLK1为低电平，电荷域采样处在采样阶段，NMOS电容工作在反型区，Vout的值较小，用于提高电荷域采样的线性度。之后，CLKP变为低电平，电荷域采样电路从采样阶段变化到保持阶段。在保持阶段CLK1先保持Δt时间的低电平使Vout稳定，随后变为高电平使NMOS电容工作在耗尽区，从而降低了NMOS电容的值，Vout呈现较大的值，使下级电路输入信号具有较高的信噪比。

2.2 仿真分析

文中利用一种55 nm的CMOS工艺设计了图7所示的电荷域采样电路，其中采样保持电容为基于漏-源电压转换的NMOS电容放大器。该电路的仿真条件如下：输入信号Vin为正弦波，其频率和峰-峰值分别设为1 MHz和400 mV；采样保持时钟CLKP/ CLKN的频率和占空比分别为5 MHz和50%；漏-源电平信号CLK1和清零时钟CLK2的频率均为5MHz，但CLK1和CLK2的脉宽分别为60 ns和20 ns。

仿真结果基于Cadence平台和Spectre仿真工具得到，如图8所示。

在t0时刻，CLK2从低电平转换为高电平且高电平持续20 ns，NMOS电容和M5组成放电回路，Vout变为0；在t1时刻，CLKP转换为高电平且持续100 ns，此时传输门导通，跨导的输出电流Iin对NMOS电容充电；在t2时刻，CLKP变为低电平，传输门截止，NMOS电容保持t2时刻的电压值，此时NMOS电容工作在反型区，电容值较大，Vout较小，电荷域采样具有较高的线性度；在t3时刻，CLK2变为高电平VDD，此时NMOS电容变换到耗尽区，电容减小，所以Vout被放大。

以上分析结果论证了基于漏-源电平转换的NMOS电容放大器的功能。

3 结 语

文中提出了一种基于漏-源电平转换的NMOS电容放大器，将该放大器替代电荷域采样电路中的采样保持电容时，不但可以优化电荷域采样的线性度且能提高下一级电路输入信号的信噪比。文中的研究工作对设计高灵敏度的电荷域采样离散时域接收器具有重要意义。当利用电荷域采样设计接收器中的射频前端电路时，通过优化电荷域采样的线性度可以减小射频前端电路的噪声系数，即提高了接收器的灵敏度；当利用电荷域采样设计接收器中的模拟基带电路时，通过优化电荷域采样的线性度可以提高模数转换器的无杂散动态范围，等效为提高了接收器的灵敏度。

本文从基于漏-源电平转换的MOS电容放大器提高电荷域采样线性度的可行性和该可行性的功能验证等两个方面展开研究，最后利用一种55 nm的CMOS工艺设计了该电荷域采样的电路，并利用Spectre仿真分析了基于漏-源电平转换的MOS电容放大器的功能。

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