一种结合高精度TDC的快速全数字锁相环*

姚亚峰，孙金傲，霍兴华，刘建

(中国地质大学(武汉) 机械与电子信息学院，湖北 武汉 430074)

一种结合高精度TDC的快速全数字锁相环*

姚亚峰，孙金傲†，霍兴华，刘建

(中国地质大学(武汉) 机械与电子信息学院，湖北 武汉 430074)

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题，提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列，并在状态机的控制下加入到重构信号中，从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐，锁相时间控制在0.72 μs之内；设计的上升沿检测电路能够在重构与参考信号同频时，准确地检测两者上升沿是否同时到来并给出相应的使能信号，从而在锁相时关闭时间数字转换电路，大大降低了电路的功耗；优化了多时钟多相位的时间数字转换器粗量化的计算方法，提高了粗量化速度，增大了计数器位宽，扩大了测量范围，并且量化误差控制在0.25 ns之内.最后完成了整体设计的RTL级建模及仿真，结果证明，该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.

全数字锁相环；时间数字转换器；相调电路；可编程逻辑门阵列

近年来，随着数字电路的快速发展，作为时钟恢复电路和频率合成电路的核心部件——锁相环(Phased-Locked Loop,PLL)受到了广泛的关注，同时全数字锁相环(All Digital Phase-Locked Loop,ADPLL)由于具有可靠性高、价格低廉、可集成度高、静态功耗低以及可移植性好等优点，已成为锁相技术研究热点和发展方向[1].相比国外而言，全数字锁相环技术在国内起步较晚，发展尚未成熟，对高性能全数字锁相环的自主研发已尤为迫切和重要.

全数字锁相环主要由鉴频鉴相器(Phase and Frequency Detector,PFD)、时间数字转换器(Time-to-Digital Converter,TDC)、数字环路滤波器(Digital Loop Filter,DLF)、数控振荡器(Digital Controlled Oscillator,DCO)以及分频器构成[2].其中，TDC电路主要是将PFD输出的脉冲转换为数字序列，再经过DLF得到频率控制字来控制DCO的输出频率，最后通过分频器得到与Fref同频同相的Fclk信号[3].

环路中TDC的分辨率直接影响ADPLL的捕获范围和精度.文献[4]是基于计数器型的单时钟TDC结构，结构简单易实现，但是量化精度低，锁相时间较长.文献[5]提出的一种新型的多时钟多相位TDC结构，提高了精度，但是功耗过大，同时译码电路易产生误判导致误差增大.文献[6]在此基础上加入了上升沿检测模块，并扩大了测量范围，还使TDC中的译码电路不会产生误判，量化结果更加精确，但是功耗问题仍没解决.文献[7]设计的一种线性增强算法的TDC，对TDC的积分非线性有了较大的改善，但是环路锁相时间还是较大.文献[8]提出了一种三步对称式TDC，提高了精度并降低了功耗，但是锁相时间问题仍然没有有效解决.

针对上述问题，本文采用多时钟多相位TDC结构，在扩大量程和提高精度的基础上，优化了粗量化算法，加快了量化速度，并结合新型相调模块，一次性的调整重构信号相位，使相位快速对准，锁相时间大为减小.最后完成了整体设计的RTL级建模及仿真.结果表明，本设计能够在保证误差值在0.25 ns内的前提下快速锁相，锁相时间控制在两个参考信号周期之内.

1 新型全数字锁相环原理及电路设计

1.1 整体设计

本文设计的ADPLL电路如图1所示，相比传统结构增加了测频模块(Frequency Measurement,FM)和相调模块(Phase Adjustment，PA).电路基本工作原理如下：首先FM模块对参考信号Fref的频率进行量化，得到频率控制字CN，PA模块中的分频器根据CN值对FDCO信号进行分频.分频之后，参考信号和重构信号是存在相位差的两个同频信号，再通过PFD输出相位差脉冲并经TDC量化得到M，经过LPF滤波，最后通过相调模块根据M值对重构信号Fclk的相位进行一次性调整，进而达到锁相状态.

图1 新型全数字锁相环总体框架图Fig.1 Architecture of new ADPLL

1.2 数字鉴相器

鉴相器主要功能是比较输入两信号相位并输出相位差.传统设计中数字鉴相器由双D触发器构成，通过检测参考信号Fref和重构信号Fclk的上升沿，产生正比于两信号相位差的脉宽信号，其在Z域的模型[9]为：

Ud=Kpd·Z-1

(1)

式中Kpd为鉴相器的增益.在原有功能基础上，为了更好地配合相调模块，对数字鉴相器进行了改进：双D触发器改进为只能由重构信号Fclk触发开始，由参考信号Fref信号触发截止，输出的脉冲序列正比于Fclk信号超前Fref信号的相位差Ud.这样相位调整模块只需将Fclk进行相位补偿操作，同时也省掉了判断相位极性所需的RS触发器，节省了电路面积.

1.3 时间数字转换器

时间数字转换器的作用是将携带时间信息的模拟信号转换为数字信号，是常用的量化时间间隔的工具[10].由PFD输出的相位差经过TDC量化后的Z域模型为：

(2)

式中:T表示一个量化时钟的周期大小，N表示一个时钟周期可以分成的单元个数[11].

早期单时钟控制的TDC电路结构简单但是精度低，多时钟控制的TDC电路精度高但是结构复杂.为了克服上述TDC电路的缺点，本文采用多时钟多相位的新型时间数字转换器，如图2所示.其中具有恒等相位差Δ的16个采样时钟由外部环形振荡器(Free-running Ring Oscillators，FRO)提供[12].在满足量化精度的要求下，本设计相比文献[6-7]中输入多时钟的个数缩小了一倍，在功耗和面积方面的优势更加明显.下面简要介绍其工作原理.

图2 新型TDC结构图Fig.2 Schematic of new TDC

16个D触发器的时钟由FRO提供，根据phase的高低电平输出相应的Q值.若在采样时钟上升沿到来时phase为高电平，那么D触发器输出的Q值为1，否则为0.16个相位检测器根据上一级输出的Q值来判断脉冲的起始位置sn和结束位置en，并记录采样周期的个数C.脉冲宽度量化的结果分为两部分，其中一部分是完整采样周期的个数，即为粗量化结果；另一部分为起始与结束位置的差值，即为细量化结果.其工作模拟图如图3所示，当Qn-1QnQn+1 = 011表示phase的上升沿到来，记录此时的起始位置sn，当Qn-1QnQn+1 = 100表示phase的下降沿到来，记录此时的结束位置en.

图3 相位检测器工作示意图Fig.3 Schematic drawing of phase detection module

sn和en通过译码电路得到S_code和E_code，细量化算法公式为：

out_l=16-S_code+E_code,E_code

(3)

out_l=E_code+S_code,E_code≥S_code

(4)

cn的初始值为0，起始位置sn对应D触发器的时钟为起始时钟，起始时钟对phase采样1次，相对应的cn值加1，若采样两次cn值加2，表明到第2次采样结束时已经经历一个完整的时钟周期，也就是16Δ.当E_code =S_code时，表明起始位置和结束位置相同，表明采样经历了整数个完整的周期，输出即为out_h值.当E_code≠S_code时，表明最后一个采样周期并不完整，输出为out_h减1.对应的粗量化算法公式为：

out_h=c0+c1+c2+…+c14+c15

E_code=S_code

(5)

out_h=c0+c1+c2+…+c14+c15-1

E_code≠S_code

(6)

在一次量化过程中，改进的粗量化公式中c0到c15只有对应起始位置的cn值有累加操作，其余均保持初始值0不变，从而提高了计算速度.本设计中外部FRO提供的多时钟个数为16，量化最大值设定为210，因此细量化与粗量化结果分别构成了总量化值M的低4位和高7位.

1.4 数字振荡器

同模拟锁相环中的压控振荡器一样，DCO需要完成的功能是产生与频率控制字CN对应频率的时钟信号，对比早先由FRO和交替选择飞速加法器结构(Lap Select Flying Adder，LSFA)构成的DCO，本文在权衡电路面积和功耗的前提下，改进了DCO结构，以便更好地配合相调模块.DCO主要由以下几个部分组成：外部FRO,4位累加器、多路选择器和一些与非门.与文献[6]提出的DCO相比，本设计结构更加简单，响应速度更快，与TDC共用一个FRO也减少了面积和功耗.下面简要介绍其原理.

其输入信号为FRO提供的同频等相差的16路时钟信号，多路选择器根据累加器当前值选通相应的时钟信号，得到震荡频率freq，freq作为触发时钟控制DFF产生翻转，从而输出得到FDCO信号.该设计中累加器的步进值设为1，所以依次的选通16路时钟信号clk0 ～ clk15，控制DFF产生周期为2Δ的FDCO信号.根据频率控制字CN进行分频的操作由接下来的相调模块完成.

1.5 相调模块

相调模块是本设计的核心，也是亮点所在，其主要功能是快速完成参考信号Fref和重构信号Fclk的相位对准.在传统设计中，环路在检测出相位差之后需要对重构信号的相位进行多次调整，逐步地逼近参考相位，因此延长了锁相时间.而在本设计中，相调模块在相位补偿阶段根据相位差的量化值M只需一次性调整Fclk的相位，即可对准参考相位，提高了锁相速度.其主要由状态机、奇偶分频器、计数器和上升沿检测模块构成.下面简要介绍其原理.

本模块的状态机由Normal和Delay两种状态组成.状态机工作模拟图如图4所示.初始状态设为Normal状态，此时奇偶分频器根据鉴频模块输出的CN值进行分频操作.分频后得到与Fref同频的Fclk信号，同频异相的两信号的相位差经过TDC量化后得到量化输出M.上文中提到，鉴相器输出的相位差脉冲均是重构信号超前参考信号，因此在对相位进行调整时，只需对重构信号进行相位补偿即可.在Normal状态下，当满足式(7)的门限值时状态机跳转到Delay状态.

thr=(m= =cont)&&phase_is&&(!sync)

(7)

其中m= =cont判断此时是否输出了一个完整周期的Fclk信号；phase_is表示是否存在相位差；sync表示锁相环是否锁相.在Delay状态，分频器暂停工作，开始相位补偿操作.量化的相位差M在Delay状态时还原为时间序列并加入到Fclk中.计数器以FDCO为计数时钟，当data到达门限值M/2时表明此次补偿完成，状态机跳回到Normal状态，此时相位已经对准.

图4 状态机工作模拟图Fig.4 Simulation of state machine diagram

上升沿检测模块主要功能是检测Fref和Fclk的上升沿是否在同一时刻到来.该模块由5个D触发器和两个与非门构成.频率相同的两个信号上升沿同时到来表明两信号已经锁相，此时sync输出为高电平.sync信号不仅作为衡量锁相环是否锁相的重要指标，也是TDC电路的使能信号，当sync为高电平时关闭TDC电路，从而减少了不必要的浪费，降低了电路的整体功耗.

2 电路仿真结果及分析

根据图1所示的新型ADPLL整体框图，基于Verilog HDL硬件描述语言对各个模块进行了自顶向下的RTL级设计，其中外部环形振荡器FRO由Simulink建模得到，TDC的分辨率为0.25 ns.在ISE中调用Modelsim对各个模块和整体系统进行了联合仿真验证.下面主要针对时间数字转换器模块和整体系统给出部分仿真结果，并做详细分析，如图5和图6所示.

图5 TDC电路仿真验证图Fig.5 Simulation diagram of TDC module

图6 整体仿真验证图Fig.6 Simulation diagram of integrated design

图5中phase为待量化脉冲；S_code和E_code分别为phase的上升沿和下降对应的译码结果；out_h为粗量化结果，out_l为细量化结果，分别构成了总量化值M的高7位和低4位.第1次量化测试中M值对应的十进制值为108，量化结果为：

L1测试=M×Δ=108×0.25 ns=

27 ns≈L1实际=27.15 ns

(8)

在下一次量化之前，s_clr和e_clr信号分别对之前的译码结果进行复位操作.第2次量化的M十进制值为216，量化结果为：

L2测试=216×0.25 ns=54 ns=L2pubf

(9)

图中两次连续的量化测试中，设计的TDC电路能够快速地对脉冲序列进行量化，并且量化误差均能控制在0.25 ns之内.

图6中，在得到相位差量化值M之后，在下一个参考信号上升沿到来时，状态机由正常分频状态(01状态)跳转到相位补偿状态(10状态)，同时Delay计数器开始工作.当计数器达到门限值时结束相位补偿操作，此刻已完成对重构信号的相位调整，状态机跳回到01状态，同时sync信号跳变为高电平表明已进入锁相状态.在1 040 ns时Fref频率发生突变，同样的，经过相位补偿等一系列操作之后，环路又回到锁相状态.图中两次连续的锁相过程中，环路能够实时监控Fref的变化，及时地对Fclk进行相位和频率的调整，锁相时间均能控制在两个参考信号周期之内，并且对Fclk的初始相位没有要求.

表1给出了与最近国内外相关ADPLL的测试结果比较.在锁相速度方面，较比文献[7]提升了近3倍，比文献[8]提升了2倍.在误差方面，相比文献[5]和[6]都有了较大的改善.

表1 基于TDC的全数字锁相环性能对比Tab.1 Comparison of ADPLL based on TDC

3 结 语

针对目前已设计的全数字锁相环在锁相速度、量化误差和功耗等方面存在的问题，本文设计并实现了一种基于高精度TDC的全数字锁相环.该设计采用多时钟多相位的TDC电路，通过改进粗量化的计算方式并增加了计数器的位宽，提高了TDC电路的量化速度、精度和测量范围，最大量化误差控制在一个相邻采样时钟相位差之内.提出了全新的相调模块，能够在检测到相位差之后的最多两个输入参考信号周期内一次性的将相位对齐，极大地提高了锁相速度.上升沿检测电路在锁相时给出使能信号关闭的TDC电路，降低了电路的整体功耗.经过仿真验证，本设计在锁相速度、误差值和功耗等方面具有一定的优势.

[1] PARK Youngmin,WENTZLOFF David D.A cyclic vernier TDC for ADPLLs synthesized from a standard cell library[J].IEEE Transactions on Circuits and Systems I: Regular Papers,2011,58(7)：1511-1517.

[2] HUNG Chaoching,LIU Shenluan.A 40GHz fast-locked all-digital phase-locked loop using a modified bang-bang algorithm[J].IEEE Transactions on Circuits and Systems II:Express Briefs,2011,58(6):321-325.

[3] JEONG C H,KWON C K,KIM H,etal.Low-power,wide-range time-to-digital converter for all digital phase-locked loops[J].Electronics Letters,2013,49(2):96-97.

[4] 周峰.一种自动变模全数字锁相环的设计[D].长沙:湖南大学物理与微电子科学学院,2014:10-15.

ZHOU Feng.The design of an automatically variable modulus ADPLL[D].Changsha:School of Physics and Electronics,Hunan University,2014:10-15.(In Chinese)

[5] 李应飞.一种时域全数字锁相环的设计[D].西安:西安电子科技大学微电子学院,2010：20-26.

LI Yingfei.A time-domain all-digital PLL design[D].Xi’An:School of Microelectronics,Xidian University,2010:20-26.(In Chinese)

[6] 张陆,张长春,李卫,等．应用于全数字锁相环的时间数字转换器设计[J].南京邮电大学学报:自然科学版,2014,34(1):47-52.

ZHANG Lu,ZHANG Changchun,LI Wei,etal.Design of time-to-digital converter for all digital phase-locked loops[J].Journal of Nanjing University of Posts and Telecommunications:Natural Science,2014,34(1):47-52.(In Chinese)

[7] 徐洪闪,甘武兵,甄少伟,等.一种基于线性增强TDC的ADPLL设计[J].微电子学,2015,45(4):507-511.

XU Hongshan,GAN Wubing,ZHEN Shaowei,etal.Design of an all-digital phase-locked loop based on TDC with linear enhancement algorithm[J].Microelectronicsm,2015,45(4):507-511.(In Chinese)

[8] HUANG M,HUNG C.Full-custom all-digital phase locked loop for clock generation[C]//International Symposium on Vlsi Design,Automation and Test.Taiwan:IEEE,2015:1-4.

[9] 陈鑫,吴宁.数字锁相环的最优化设计[J].南京航空航天大学学报,2012,44(1):87-92.

CHEN Xin,WU Ning.Optimal design of digital phase-locked loop[J].Journal of Nanjing University of Aeronautics & Astronautics,2012,44(1):87-92.(In Chinese)

[10]LI Qianfeng,HU Qingsheng.A 10ps 500MS/s two-channel vernier TDC in 0.18um CMOS technology[C]//Advanced Research and Technology in Industry Applications.IEEE,2014:1268-1271.

[11]CHENG Z,ZHENG X Q,DEEN M J,etal.Recent developments and design challenges of high-performance ring oscillator CMOS time-to-digital converters[J].IEEE Transactions on Electron Devices,2016,63(1):235-251.

[12]COS J D,SUAREZ A,RAMIREZ F.Analysis of oscillation modes in free-running ring oscillators[J].IEEE Transactions on Microwave Theory and Techniques,2012,60(10):3137-3150.

A Fast All Digital Phase-locked Loop with High Precision TDC

YAO Yafeng，SUN Jinao†，HUO Xinghua，LIU Jian

(College of Mechanical and Electronic Information，China University of Geosciences，Wuhan 430074，China)

As the traditional all digital phase-locked loop has the shortcomings such as a long period of lock phase and a large quantization error of TDC,this paper proposes a fast digital phase-locked loop based on high resolution TDC.The new design characterizes that the phase adjustment circuit makes the quantized phase difference restore to time series,which can comprehensively consider the reconstruction signal under the control of the state machine.In this case,the phase can be aligned for the maximum of two reference clock periods,and the phase lock time is controlled within 0.72 μs when the phase difference is detected.Meanwhile,when the reconstructed signal and the reference one are at the same frequency,the rising edge detection circuit can accurately detect whether the rising edges of signals are arriving simultaneously or not,and can generate the suitable enable signal to turn off the TDC circuit reducing the power consumption.Moreover,the design optimizes the coarse quantization method of TDC with multi-clocks and multi-phase and increases the measuring range.Additionally,the quantization error is controlled within 0.25 ns.Finally,the whole design is modeled in the RTL level and simulated,which shows that the new all digital phase-locked loop has the high speed of locking phase,high precision,high stability,low power consumption,and convenience to adjust the output frequency.

all digital phase-locked loop；time-to-digital converter；phase adjustment circuit；field-programmable gate array

1674-2474(2017)08-0131-06

10.16339/j.cnki.hdxbzkb.2017.08.020

2016-12-11

国家自然科学基金资助项目(41304078)，National Natural Science Foundation of China(41304078)

姚亚峰(1970—)，男，湖北武汉人，中国地质大学(武汉)副教授，博士

†通讯联系人，E-mail:sunjinao@cug.edu.cn

TN492

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