基于抗静电设计的集成电路可靠性技术研究

杨菊瑾

（中国电子科技集团公司第四十七研究所，沈阳110032）

基于抗静电设计的集成电路可靠性技术研究

杨菊瑾

（中国电子科技集团公司第四十七研究所，沈阳110032）

集成电路工艺发展到深亚微米阶段,器件的物理尺寸日益减小,芯片的可靠性设计面临的问题越来越复杂。为缩短研制周期，节约成本，应在电路设计时就考虑可靠性问题。ESD是CMOS电路中最为常见的失效机理之一，严重的会造成电路自我烧毁。概述了集成电路的可靠性设计，介绍了CMOS集成电路ESD保护的必要性，分析了ESD的失效机理，研究了在CMOS电路中几类常见的ESD保护方法，分析了各种保护方式的原理和特点。

可靠性；静电放电；ESD保护电路；集成电路工艺；晶闸管；栅接地场效应管

1 引言

随着集成电路制造工艺水平的提高，集成电路器件的特征尺寸不断缩小，芯片集成度持续提高，先进的工艺对集成电路设计而言是一个福音，但芯片的可靠性问题也日益严峻。ESD作为集成电路可靠性分析中的一个主要失效机理,其引起的损伤已经成为当前CMOS集成电路的致命威胁,ESD设计及失效分析也已成为集成电路可靠性研究的重要课题之一。

2 集成电路可靠性设计介绍

可靠性的定义是系统或元器件在规定条件下和规定时间内完成规定的能力。集成电路的可靠性设计是在产品研制的全过程中，以预防为主、加强系统管理的思想为指导，从线路设计、版图设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面，采取各种有效措施，力争消除或控制半导体集成电路在规定条件下和规定时间内可能出现的各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。

集成电路的可靠性设计可大致分为线路可靠性设计和版图可靠性设计两类[1]。

2.1 线路可靠性设计

线路可靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善，以提高其可靠性。

2.2 版图可靠性设计

版图可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或MOS型等）可能出现的主要失效模式来审查版图结构的合理性。

可靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：

（1）耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；

（2）耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力；

（3）稳定性设计技术：包括线路、版图和工艺方面的稳定性设计。

3 抗静电设计

3.1 ESD的失效原理和模式

半导体集成电路在加工、组装、储存及运输过程中，可能与带静电的容器、测试设备、操作人员接触，所带静电会经过器件引线放电到地，使器件受到一个持续时间虽然很短（纳秒量级）但是瞬时电流/电压很高的静电泄漏作用，导致器件损伤或者失效。这就称之为ESD损伤。

静电放电失效可以是热效应，也可以是电效应，这取决于半导体集成电路承受外界过电应力的瞬间热效应以及器件对地的绝缘程度。若器件的某一引出端对地短路，则放电瞬间产生电流脉冲形成焦耳热，使器件局部金属互连线熔化或芯片出现热斑，以致诱发二次击穿，这就属于热效应。若器件与地不接触，没有直接电流通路，则静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间表现为产生过电压导致介质击穿或表面击穿，这就属于静电效应[2-4]。

3.2 提高ESD能力的方式

3.2.1 从工艺方面改进

目前从集成电路制造工艺上改进ESD保护能力有2种方法：增加ESD注入工序和增加金属硅化物阻挡层掩模版。这两道工序提高了器件承受ESD的能力，但同时也增加了工艺成本。

（1）ESD注入工序（ESDImplantaition）

在亚微米工艺中，引进了漏端轻掺杂工序（Low Do-ping Drain），见图1（a），这步工序在源端和漏端与栅极重叠的地方生成一个轻掺杂浓度的浅结，可以降低漏端在沟道中的电场强度分布，从而克服因热载子效应（Hot Carrier Effect）所造成的器件在使用长时间后Vth漂移的问题。该浅结一般只有0.2μm左右深，形成曲率半径比较小的尖端，静电通过时，会在该尖端先放电引起结击穿，导致热失效。采用LDD结构的MOS器件作输出级，很容易被静电击穿，HBM测试击穿电压常低于1000V。

在输入/输出端口处的MOS器件上增加ESD注入层见图1（b），ESD注入可以制备深结的传统MOS器件，从而提高亚微米工艺下器件的ESD保护能力；在内部电路仍然使用有LDD结构的MOS器件。这样在提高器件性能的同时又增加了ESD的保护能力。例如在相同的沟道宽度（W=300μm）情形下，LDD结构的NMOS器件，其ESD防护能力只有约1000V（HBM），但ESD注入的NMOS元件，其ESD防护能力可提升到4000V。

图1 内部电路中和ESD保护电路中MOS结构

另外一种ESD注入的方法是在漏结上增加一高浓度注入的P结，使形成的PN结击穿电压低于LDD结构的击穿电压，静电放电时，会先从该低击穿电压的PN结流过，而不至于在LDD尖端放电，造成损伤。这种方法不需要对MOS器件作额外处理[5]。

（2）金属硅化物阻挡层（Silicide Blocking）

金属硅化物阻挡层工艺增加一张掩模版定义Salicide Blocking区域，然后去除该区域的金属硅化物，使源、漏和栅的方块电阻值恢复到原来值，静电放电时经过大电阻产生大的压降，同时电流减小，达到提高ESD的保护能力。增加金属硅化物阻挡层工序，可以极大程度的提升CMOS IC输出级的ESD保护能力，但是金属硅化物阻挡层工序也增加了工艺复杂度，而且在去除金属硅化物的同时，会对工艺线造成污染。

3.2.2 从器件方面改进

在ESD冲击发生时，ESD保护电路必须保证及时地释放ESD能量，并且保护电路本身必须能够承受大电流。所以ESD保护电路必须要具有较低的击穿电压（break down voltage）或者较快的触发速度，形成低阻通路，并均匀地释放ESD能量。这就对ESD器件在大电流、高电压情况下的工作机制提出了一定要求。这些器件的工作机制与它们在正常工作状态下的机制有很大不同，这些器件包括半导体电阻、传统二极管（正反向）、厚氧化层（Field-oxide）器件、NMOS管[6]。

器件在不同偏压下的特性和占用的布局面积是考核ESD器件的指标。图2是各种用作ESD保护器件的I-V特性图。图2（a）二极管正向工作电压约在 0.8V-1.2V左右，但是反向工作电压约在-13V-15V左右。因此，当相同大小的ESD放电电流流经该二极管时，在反向静电压下产生的热量远大于正向静电压情形下产生的热量，即二极管能承受的正向ESD电压将远大于反向ESD电压。

图2（b）MOS管和图2（c）三极管的ESD承受能力与二次崩溃点电流It2有关。当ESD放电电流大于该器件的It2,该器件便会造成不可回复性的损伤，且二者的箝制电压一般较大，导致功率较高。图2（d）晶闸管（SCR）在正偏与反偏时工作电压都只有1 V左右。对比4种器件可看出晶闸管的箝制电压更低，所以功耗最小，晶闸管通过相同的电流时占用的面积也小，因此晶闸管是最理想的ESD保护器件。

图2 ESD器件的I-V特性图

晶闸管的一次击穿电压较高，约为30V-50V见图3（a），这样在内部电路都被破坏后晶闸管才会导通释放静电压，起不到对电路的保护作用，所以一般采用如图4所示的SCR与MOS器件的组合形成低电压触发晶闸管（LVTSCR），MOS器件在击穿后触发SCR导通释放静电压，此种组合可有效地将SCR的击穿电压降到10 V左右，见图3（b），从而安全保护内部电路。

图3 晶闸管和低压触发晶闸管的I-V特性图

图4 LVTSCR器件的剖面图

3.2.3 从电路方面改进

ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的工作稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用（例如输入延迟）必须在可以接受的范围内，并防止抗静电结构发生闩锁。

在目前先进的工艺下,最常用的ESD保护电路结构仍然是基于栅极接地NMOS管(GGNMOS)和栅控晶闸管(SCR)等,其中多指条MOSFET的抗ESD设计及ESD触发均匀性问题仍然是集成电路抗ESD设计的难点和重点[7]。单管GGNMOS的抗ESD性能主要体现在寄生NPN管的导通泄流能力。图5所示为GGNMOS及寄生NPN结构,其IV特性曲线表示在导通泄流的各个区域内电流电压的变化。

为克服大尺寸晶体管不均匀导通的情况，可以利用电容耦合作用来使大尺寸晶体管的每一叉指都能均匀导通。

图5 GGNMOS截面图及I-V特性曲线

图6（a）利用电容耦合作用使大尺寸晶体管均匀导通，NMOS的杂散电容Cgd做耦合器件，通过场氧NMOS加强了耦合电容的效用，当正的ESD电压突然出现在PAD上时，由于电容耦合作用NMOS栅极电压跟着上升，故大尺寸NMOS均匀导通而进入骤回崩溃区（snapback region），ESD放电能量便可均匀分散到每一叉指来承受，真正发挥大尺寸晶体管器件应有的ESD防护水准。

图6（b）是电容耦合技术应用于输入级ESD防护电路上的一种安排，GCNMOS（Gate-Couple NMOS）是ESD电流旁通用的器件，尺寸较大，因应用在输入端，故其栅极需经电阻Rg（约10 kΩ）接地，以使该GCNMOS在CMOS IC工作时是关闭的。另有一NMOS连接成电容状Cc加强电容耦合作用。当有正的ESD电压在输入PAD上发生时，一部分正电压会经由Cd与Cc耦合到GCNMOS的栅极，栅极电压会经由Rg放电到地去，Rg的大小会影响栅极电压的维持（Holding）时间，GCNMOS因而可以达到均匀导通的目的，以提升其ESD防护能力。

图6 栅耦合ESD保护电路

4 结束语

在静电保护的各种手段中，最主要也是最有效的方式还是在集成电路内部电路结构设计时加入静电保护电路结构。实际上，设计有效的静电保护结构是一个长期的、不断发展的过程。一个好的、具有较强抗静电能力的保护结构，往往要进行很多次重复改进才能完成。而且，原有的一些比较成功的保护结构，随着器件尺寸的不断减小以及工艺技术的改进，其可靠性和有效性会大打折扣，因此需要不断改进甚至重新设计新结构。

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Research of Reliability Technology Based on Antistatic Design

Yang Jujin
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032，China）

As the integrated circuit developing to deep-sub micron,the characteristic dimension of IC device is decreasing day by day,and the reliability design,with a lot of complex technical problems, should be considered firstly for shortening the development cycle and saving the cost.Electrostatic discharge(ESD)is one of the most common reliability issues in the integrated circuit(IC)industry,which may cause the burnout of circuits.The reliability design of IC is introduced and the necessity of ESD protection for CMOS IC and ESD failure mechanism is presented.The ESD protection methods used in CMOS IC are discussed and their features are analyzed.The electrostatic discharge protection methods and features used in deep-sub micron CMOS IC are discussed as well.

Reliability；Electrostatic discharge；ESD protection circuit；Integrated circuit technology；SCR；GGNMOS

10.3969/j.issn.1002-2279.2017.02.006

TN40

A

1002-2279-（2017）02-0022-04

杨菊瑾（1983-），女，辽宁沈阳人，工程师，主研方向：集成电路设计。

2016-06-15