一种24位Delta-Sigma A/D数字抽取滤波器设计

骆 丽，李晓玥，曾俊琦，徐子轩

(北京交通大学 电子信息工程学院，北京 100044)



一种24位Delta-Sigma A/D数字抽取滤波器设计

骆 丽，李晓玥，曾俊琦，徐子轩

(北京交通大学 电子信息工程学院，北京 100044)

为了可以对天文望远镜环境温度实现更好的监控，本文设计了一种针对天文望远镜温度监控的24位高精度Delta-Sigma(简称D-S) A/D数字抽取滤波器，主要工作包括D-S A/D数字抽取滤波器Matlab建模与仿真、Verilog代码编写和使用SMIC18工艺的数字后端设计.其中有限冲击响应(FIR)抽取滤波器共3级：第1级为级联积分梳状(CIC)滤波器，抽取因子为32；第2级为级联积分梳状补偿滤波器，抽取因子为16；第3级为半带(HB)滤波器，抽取因子为2.最后设计的滤波器的输入信号为4位，采样频率4.096 MHz，输出信号24位，采样频率4 kHz，输出信噪比154 dB.得到的输出波形满足设计要求.

Delta-Sigma A/D ；数字抽取滤波器；24位；版图

随着世界电子技术的快速发展，数字信号处理技术运用于越来越多的领域.由于数字系统具有低功耗、高可靠性和低成本等优势，使它比模拟系统发展得更加成熟.其中D-S是一种高精度转换器的实现方法，其原理是采用过采样和噪声整形技术，使模拟电路设计的复杂度得到了很大程度上的降低，同时模拟电路对元器件的非理想特性的敏感度也得到改善.

1981年， CIC滤波器第1次被Hogenauer在文献[1]中提出.20世纪80年代末，国外一些研究单位开始了对D-S A/D转换器技术方面的广泛研究，如斯坦福大学等[2].在90年代初期， Goodman 和Carey在文献[3]中指出，半带滤波器的硬件开销与其系数息息相关.目前，在国外有很多公司可以生产出24位以上高分辨率产品，如ADI的AD7195芯片，TI公司的ADS1246/7/8系列A/D转换器芯片.对于国内来说，随着对高分辨率芯片的研究和重视，国内的一些著名大学和微电子行业的公司，如复旦大学[4]，清华大学[5]中科院声学所[6]等，研究设计的很多产品已经可以达到国际先进水平.相比于国际现状和国内大学研究现状，本文作者设计的D-S滤波器，在分辨率上进行了优化设计达到了24位，处于国际先进水平.

1 数字抽取滤波器

本文采用FIR抽取滤波器设计，n阶FIR滤波器的传输函数为

(1)

式中，N为CIC滤波器的级数.n阶FIR滤波器的输出函数为

(2)

从式(2)可以得出，n阶FIR滤波器具有输出函数全零点的特征，由此可知，运用这种设计的系统总是稳定的.对于D-S A/D数字抽取滤波器来说，通常其抽取因子较高，所以本文采用级联方式实现[7].这样不仅可降低滤波器的阶数，也可节省资源的占用.

FIR抽取滤波器共3级，应用CIC状滤波器作为第1级，它的抽取因子为32；应用CIC补偿滤波器作为第2级，抽取因子为16；应用半带(HB)滤波器作为第3级，抽取因子为2.整体设计结构如图1所示，滤波器参数见表1.

表1 数字抽取滤波器各级参数Tab.1 Performance parameters for every stage of digital decimation filter

2 数字抽取滤波器各级设计

2.1 CIC滤波器设计

本文设计的CIC滤波器可以分为积分器部分与梳状滤波器部分.CIC滤波器的结构简单，并且传输函数的系数均为1，即h(n)=1(n=0，1，…，N)，且不存在乘法单元，这样可以节省硬件资源.

对于N级级联的CIC抽取滤波器，其中积分器部分的传输函数为

(3)

式中，N为滤波器级数.梳状滤波器部分传输函数为

(4)

式中：R为抽取因子；D为延迟因子.由式(3)与式(4)可得N级CIC滤波器传输函数为

(5)

设计中想要将滤波器所引入的量化噪声混叠作用忽略不计，则对于和数字抽取滤波器相连接的N阶调制器来说，CIC滤波器设计的阶数要为N+1.设计中采用3阶级联D-S调制器，则在滤波器系统仿真设计时，CIC滤波器的级数为4，对应式(5)中，N=4；由于调制器中过采样因子为1 024，CIC滤波器的抽取因子R设定为32，一般延迟因子D为1.本文所设计的CIC抽取滤波器采用4级级联结构,见图2.

使用Matlab的Simulink软件对设计的CIC滤波器进行建模仿真，得到其幅度响应如图3所示.

对于CIC滤波器，信号输入二进制数码位数是Bin，输出的位数是Bout，则其输出位数可表示为

Bout=NlbRD+Bin

(6)

本文设计的数字滤波器以4位二进制作为其输入，实现了24位的数据输出.对CIC滤波器进行寄存器传输级代码仿真,仿真时采用Matlab和Modelsim联合仿真，使用Matlab中的link for,Modelsim功能，为功能仿真提供输入数据.仿真时,时钟频率为4.096 MHz，D-S调制器调制的4位二进制流码作为CIC滤波器的输入，仿真结果输出为24位，以十进制显示结果,如图4所示.

2.2 CIC补偿滤波器设计

当CIC滤波器级数N较大时，幅度响应在其通带范围内会有一定程度的衰减.因此，在设计数字滤波器时，需要考虑对CIC滤波器通带内由于结构带来的衰减做一定补偿.CIC补偿滤波器通常工作在相对较低的频率下，其作用是来实现对CIC滤波器在通带衰减的补偿，达到频率校正的目的.所以在通带范围内，CIC补偿滤波器必须要有和CIC滤波器相反的幅频特性.CIC滤波器的幅度响应和CIC补偿滤波器幅度响应分别为

(7)

(8)

当抽取因子R很大时，式(8)可以化简为

(9)

根据式(9)的结果所示，CIC补偿滤波器有时又可以称为反sinc滤波器.其补偿效果如图5所示.这种补偿方法称为升幅FIR补偿方法.

根据式(8)，本文设计中，其延迟因子D为1，抽取因子R为16；通带频率选择为通带边缘小于第1级滤波器fs/R的1/4处.本文设计的CIC补偿滤波器幅度响应如图6所示.

CIC补偿滤波器的设计中，它的系数是固定的值，因此所有乘法运算都是固定系数的，而乘法器会占用很多的处理时间，为了节约硬件资源、减少处理时间，本文选择用移位、加/减来替换并行的乘法来实现滤波器固定系数乘法运算.因此本文在设计补偿CIC滤波器时采用的是CSD(Canonic Signed Digit)编码，使加/减法的次数减少到最小，节省了资源开销.本文实现的CIC补偿升幅滤波器的结构如图7所示.

对CIC补偿滤波器进行RTL级代码仿真，仿真时第1级CIC滤波器的输出作为第2级CIC补偿滤波器的输入信号，时钟频率设为128 kHz，抽取因子为16，仿真结果如图8所示.

2.3 半带滤波器设计

将CIC滤波器与半带HB滤波器[8]连接使用，能够使其具有大的动态范围和高倍数的信道抽取.HB滤波器是一种特殊的线性相位滤波器，在D-SAD转换器中有着举足轻重的地位.

对于HB滤波器来说，它的通带波纹系数δP与阻带波纹系数δS是一样的；而HB滤波器的通带截止频率ωC和阻带起始频率ωA则是关于π/2对称的,它的频率响应满足

H(ejω)=1-H(ej(π-ω))

(10)

从式(10)可以得出，H(ejπ/2)=0.5.HB滤波器的另外一个特点是它的传输函数中有为数众多的系数是零，因此在用硬件实现时，对比其他同等长度的

滤波器，HB滤波器可以节省很多运算量，因此能够大幅度节约硬件资源的开销.本文设计的第3级HB滤波器要使采样率下降2倍，使输出信号的频率降低到奈奎斯特频率.设AP和AS分别为通带衰减和阻带衰减，和通带阻带波纹的关系为

AP=-20lg(1-δP)

(11)

AS=-20lgδS

(12)

利用Matlab仿真，得到HB滤波器幅度响应如图9所示， 其阻带衰减为40 dB，其过渡带宽0.4 kHz，根据式(12)可知，此时当滤波器的通带和阻带波纹系数的值都是0.01时，计算得到通带衰减约为0.087 3 dB.

由半带滤波器的特性知，其系数是对称的，由此得8阶HB滤波器的系数：h(0)=h(8)=h(2)=h(6)=0，h(4)=0.5.8阶HB滤波器的结构见图10.

由于CSD编码的优势，本文在设计HB滤波器时也采用CSD编码，这样可很大程度上减少加减法的运算，降低硬件资源的使用，为运算的时间编写半带滤波器RTL级代码，得到的仿真输出结果如图11所示，仿真时给定时钟频率为8 kHz，抽取因子为2.

3 滤波器整体仿真与版图设计

使用Matlab软件，结合3阶级联D-S调制器进行仿真，得到输出功率频谱图见图12，由图12知经过数字抽取滤波器的降采样和滤波作用，输出有效位数(ENOB)为25.30 位，信噪比(SNDR)为154 dB.

考虑到芯片管脚使用情况，达到硬件节约资源的目的，设计时在3级滤波器之后添加一个并-串转换模块，使24位并行输出转换成1位串行输出，所以数字滤波器整体结构包含3级滤波器，一个时钟产生电路与一个并串转换电路，最后输出为24位串行数据.整体的Verilog代码仿真见图13和图14.

版图设计采用SMIC18 CMOS工艺，版图面积为4 mm2.结合本滤波器实现需求编写了合适的综合约束，在Synopsis的Design Compile中运行时序综合，当滤波器的时序满足需求后，生成了相应的网表，并进行了pre-STA；之后在Encounter里完成滤波器的布局布线和时序检查等流程，提取GDS文件与用于测试反标记的sdf文件，进行poset-STA,满足时序要求后，在Virtuoso里做设计规格检查(DRC)和版图原理图一致性检查(LVS)，得到符合设计规格的GDS文件.版图设计如图15所示.

4 结论

1)设计的24位D-S A/D数字抽取滤波器采用的是3级级联结构，滤波器输入信号4位，频率为4.096 MHz；输出信号24位，频率为4 kHz.

2)分析了各级滤波器的电路设计结构，考虑到硬件资源利用，在编码时采用CSD编码，节约了乘法器单元的使用.

3)利用Matlab结合3阶级联D-S调制器对滤波器建模进行仿真，得到滤波器输出频谱的有效位数为25.30位，信噪比为154 dB.

4)利用Modelsim对滤波器整体进行Verilog代码仿真，得到24位串行输出，最后利用SIMC18工艺对滤波器进行版图设计，版图面积为4 mm2，数字电压1.8 V，芯片功耗20 mW.

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Design of 24-bit Delta-Sigma A/D digital decimation filter

LUOLi,LIXiaoyue,ZENGJunqi,XUZixuan

(School of Electronic and Information Engineering, Beijing Jiaotong University, Beijing 100044,China)

In order to achieve a better monitoring of the astronomical telescope environment temperature,this paper designed a 24 bit high precision Delta-Sigma (D-S) A/D digital extraction filter for astronomical telescope temperature monitoring. This paper includes Delta-Sigma A/D digital decimation filter Matlab modeling and simulation, Verilog coding and digital back-end design of SMIC18 process. The Finite Impulse Response(FIR) filter haves three levels. The cascaded integrator comb(CIC) filter is used in the first level FIR decimation filter, extraction factor is 32; the second level used CIC compensation filter, extraction factor is 16; the third level used half band filter, extraction factor is 2. Finally, the input signal of the filter is 4 bit, the frequency is 4.096 MHz, the output signal is 24 bit, the frequency is 4 kHz, and the signal to noise ratio is 154 dB.The output waveform meets the design requirements.

Delta-Sigma A/D;digital decimation filter;24 bit;layout

2016-05-09

国家自然科学基金天文联合基金资助(U1431119)

骆丽(1966—) ， 女， 四川资阳人， 教授， 博士． 研究方向为集成电路设计.email:lluo@bjtu.edu.cn.

TN402

A

1673-0291(2016)05-0045-05

10.11860/j.issn.1673-0291.2016.05.008