一种基于叠层电感的25Gb/s 30dB限幅放大器

郭 辉，祁 楠，王忠凯，白 睿，洪志良，姜 培JIANG PEI

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)



一种基于叠层电感的25Gb/s 30dB限幅放大器

郭 辉，祁 楠，王忠凯，白 睿，洪志良，姜 培JIANG PEI

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)

提出一种采用叠层电感(Stacked Inductor)的25Gb/s 30dB的限幅放大器(Limiting Amplifier, LA)，相对于传统限幅放大器，该放大器面积更小.改进的Cherry-Hooper放大器能够解决增益和电压余度(Voltage Headroom)之间的折中问题，因此具有3级级联的该放大器组成了本电路的核心增益级.直流失调消除电路由低通滤波器和放大器组成，同时利用密勒效应实现电容倍增从而节约电容面积.为了在印刷电路板上单独测试LA，将连续时间均衡器以及具有前馈均衡的输出驱动器都集成在本芯片上.该设计采用TSMC 65nm工艺进行流片验证，测试结果表明3dB带宽达到17.5GHz，增益为29.0dB；在电源电压为1.1V的情况下，核心增益级功耗为25.3mW，占用0.072mm2面积.

叠层电感； 限幅放大器； 带宽拓展技术； 直流失调消除

随着现代通信传输速率的不断提高，光通信电路发挥的作用越来越重要.限幅放大器(Limiting Amplifier， LA)作为光接收机的关键器件(图1)，决定着接收机的灵敏度、带宽等重要参数，影响着整个光纤通信系统的性能.在现有工艺条件下，为了满足对限幅放大器增益和带宽的要求，通常采用多级级联结构，并且每级都采用电感进行带宽拓展，而大量使用电感致使芯片面积增大.本文限幅放大器的增益级由使用叠层电感拓展带宽技术的级联Cherry-Hooper放大器组成，解决面积和功耗问题.

本文首先介绍片上电感的基本特点与面临的问题，叠层电感高电感密度特性以及叠层电感的设计流程；其次分析和设计采用叠层电感的25Gb/s 30dB的单片限幅放大器；最后给出测试结果，并进行总结.

1 叠层电感分析

1.1 片上电感的特点与面临的问题

自1990年代早期提出以来，片上电感已经成为一个重要的研究课题.片上电感与IC工艺兼容，稳定性好，并且可以实现的电感值范围比较大，为电路的设计提供了灵活性.但是片上电感也面临着品质因数(Q值)低和占据芯片面积大两个方面的问题.

1.2 叠层电感

与射频(RF)电路对电感的要求不同，高速串行电路中使用电感主要是用来拓展带宽，对Q值并没有很高的要求.但是为了拓展带宽，在整个电路里会使用大量电感，所以电感高电感值密度是高速串行电路的迫切要求.工艺厂商提供的电感主要是针对RF电路应用，通常只是采用顶层厚金属的平面电感，而叠层电感同时使用顶层金属和低层金属，于是就把传统的平面电感转换成立体电感.图2展示了一种采用两层金属的叠层电感，总电感值包括每个电感的自感值和两层线圈间的互感.如果上下两个电感的绕行方向是一致的，互感为正，那么总感值是自感值加上互感值，于是叠层电感的电感值可以表示为[1]：

Ltot=L1+L2+M1+M2,

(1)

其中L1是上层金属层线圈的电感值，L2是下层金属层线圈的电感值，M1，M2是互感值.当L1和L2的几何结构完全相同，即使L1金属层厚度和L2不同，L1和L2的电感值仍然近似相等.在现在深亚微米工艺中，金属层间的竖直距离相对于电感的平面尺寸小很多，互感值通常等于线圈的自感值，于是Ltot约等于4L.但是应该记住竖直距离会影响互感，距离越近互感作用越强，互感值也就越大.

表1 叠层电感仿真结果*

*表中电感值和Q值都是30GHz时的值.

文献[2]提出相对下层线圈到衬底的电容，层间电容对等效电容具有更大的影响，可以适当拉大层间距离来降低层间电容，提高自谐振频率.为了验证上述观点，仿真平面面积是34μm×34μm，线宽3μm，间距3μm，圈数为2的双层叠层电感，并改变所用金属层，仿真结果总结在表1中并给出自谐振频率(fSR).表1中M8_M7表示上层线圈使用的是M8金属，下层线圈使用的是M7金属，上层线圈和下层线圈使用通孔进行连接.M9_M56表示上层线圈使用M9，下层线圈使用M5和M6.因为顶层金属M9、次顶层金属M8和常规金属层M7、M6和M5的厚度差别很大，为了减小损耗、降低上层线圈和下层线圈交界处的反射，提高Q值，可以使用双层常规金属层构成下层线圈.综合考虑，在LA核心增益级(LA core)设计中，采用M9和M6、M5设计的两层叠层电感.

1.3 叠层电感设计流程

任何一种螺旋电感的电感值与它的几何参数之间都有着复杂的函数关系，针对不同形状的电感提出了很多计算电感值的公式.其中公式(2)[1]在计算电感值在5～50nH之间的方形电感时，误差小于10%.虽然该公式在计算小于1nH的电感会产生很大的误差，但是它仍然可以给出合理的初始值.

(2)

其中ltot代表线圈的总长度，W是走线的宽度，N是线圈数，S是相邻圈的间距.

通常电磁仿真软件可以得到电感的散射参数，但它不能给出电感直观物理模型信息.公式(3)给出单端电感串联等效模型(Equivalent Series Model)和Q值.

LS=Im(1/Y11)/2πf， RS=Re(1/Y11)， Q=-Im(Y11)/Re(Y11)，

(3)

其中LS为等效串联电感，RS为等效串联电阻;Re，Im分别表示取实部和虚部，Y为由散射参数得到的导纳参数，f是频率.

适用于各种形状的两层叠层电感设计流程如下：(1) 计算L值为目标值1/4的平面电感的几何尺寸参数(W，S，N，ltot)；(2) 根据平面电感几何尺寸参数画出两层叠层电感，然后导出GDS文件；(3) 将上面的GDS文件导入电磁仿真软件，通过仿真得到散射参数；(4) 将仿真得到的散射参数转换成Y参数，根据公式(3)计算L值和Q值的曲线，并得到fSR；(5) 如果L值、Q值和fSR都满足设计要求，则进入下一步.如果不满足要求就需要重新调整叠层电感的几何参数.例如：公式(2)表明增加ltot可以提高L值；增加两层线圈间的距离可以减小等效电容，提高fSR；增加同层相邻线圈间的距离(S)可以减小电容，提高自谐振频率；增加走线宽度(W)可以减小损耗，提高Q值，但是这会增加的电容导致自谐振频率降低；(6) 根据散射参数产生电感等效π模型.

1.4 叠层电感间的间距

为了避免大量电感之间的电磁耦合现象对电路性能的影响，必须保证电感之间有一定的安全距离.文献[3-4]指出：将相邻的两个单端电感接成两端口网络的形式(电感各有一个端口接地)，测得的插入损耗(S21)说明：保证两个电感的边缘间距等于1/2电感的边长，插入损耗就减小为开路焊盘间的数值.换句话说，当电感的中心间距等于电感边长的1.5倍时，电感之间的两个电感间的耦合系数小到可以认为是开路程度.

2 单片限幅放大器设计

2.1 单片限幅放大器结构

限幅放大器通常是集成在光接收机里的，但是为了单独测试LA，除了限幅放大器核心增益级(LA core)外，辅助模块也需要集成在片上，这些辅助模块主要是用来补偿测试电路板以及测试电缆对输入输出高频信号产生的衰减.如图3所示，整个芯片包括连续时间均衡器(Continuous Time Linear Equalizer， CTLE)，3级级联的改进的Cherry-Hooper放大器构成的限幅放大器核心，直流失调消除(DC Offset Cancellation， DCOC)回路以及输出驱动器(Output Driver， OD).LA core使用12个前面介绍的单端叠层电感在拓展带宽的同时尽量减小芯片面积.之所以使用单端叠层电感一方面是为了版图对称性，另一方面可以保证电感仿真的准确度.

CTLE位于芯片的最前端，用于抵消印刷电路板(PCB)上传输线、焊盘电容对高频信号的衰减.DCOC回路通过低通滤波器检测输出的直流失调，然后对失调进行放大，负反馈到输入，进行直流失调消除.输出驱动器驱动焊盘和芯片的静电放电(ESD)电容，键合线和PCB上的共面波导.文献[5]指出：对于给定总增益Atot，使整体带宽最大化的放大级数为Nopt=2lnAtot，此时单级增益为Avs，opt=1.65.但是考虑到，对于比较大的总增益，Nopt会是一个很大的值，更大的Nopt意味着更多的功耗，比Nopt少的放大器级数并不会使带宽急剧减小；而且Avs，opt会直接影响电路的噪声性能，又要Avs，opt尽量大.所以从功耗和噪声性能的角度综合考虑，我们采用3级改进的Cherry-Hooper放大器作为核心增益级.

2.2 电感并联补偿(shunt-peaking)带宽拓展技术

2.3 改进的Cherry-Hooper放大器

如图6所示，相对于传统结构，改进的Cherry-Hooper放大器通过增加电阻RH消除电压余度和增益的折中问题[6]：RH可以分摊M1的部分漏电流，可以实现通过增加电流提高gm1同时不影响直流工作点.改进的Cherry-Hooper放大器的直流小信号增益可以表示为：

(4)

2.4 连续时间均衡器

为了能够均衡25Gb/s的数据，均衡器必须具有高宽带和高频自举(boosting)能力，这里我们使用图7(a)所示的采用电感并联补偿的CTLE结构[7].

该电路可以看成具有源极负反馈的放大器与采用电感并联补偿技术的电流模逻辑(Current Mode Logic， CML)缓冲器的级联电路，它的小信号传输函数为：

(5)

2.5 直流失调消除

虽然主电路的增益设计为30dB，但是主信号通路通常使用最小沟道长度的MOS管提高电路速度，所以输出端的直流失调仍然会是一个很严重的问题.为此我们加入如图8所示的直流失调消除电路，该直流失调消除回路包括Rf和Cf构成的低通滤波电路，放大器Af以及反馈回路里的差分对管gmf.首先低通滤波器提取出限幅放大器核心电路的输出直流失调，然后放大器Af放大该失调并负反馈到限幅放大器主通路的差分输入管gmf.如果输入直流失调是Vos，in，输出失调可以表示为[8]：

(6)

其中Gmf=Afgmf.公式(6)表明，当限幅放大器的主电路已经确定的情况下(Gm，A，R已经确定)，输出端的失调只由反馈回路里的运算放大器增益和反馈差分对管的gmf决定，但是直流失调消除回路能够处理的最大输入等效直流失调能力则是由gmf的尾电流源决定.增大gmf尾电流源电流一方面会增加功耗，另一方面会增加反馈对管尺寸，引入更多寄生电容减慢电路速度.图8所示电路的低频截止频率可以表示为[8]：fL=(1+AGmfR)/RfCf.当输入出现连续的‘0’或者‘1’时，为了避免直流偏移(DC wander)[9]造成误码，低频截止频率fL应该尽可能小.为了得到尽量低的fL，Rf和Cf应尽量大同时尽量节省面积，Cf可以跨接在误差放大器的输入和输出端，利用密勒效应增大反馈回路时间常数.

2.6 输出驱动器

输出驱动器采用文献[10]提出的内置前馈均衡器(Feedforward Equalizer， FFE)的结构.如图9所示，M1，RD，L和尾电流源ISS1组成输出驱动器的主电路，输出电阻RD为50Ω，并且具有4位控制字；M2，M3和尾电流源ISS2组成FFE通路.图9中的M3不仅给M2提供合适的直流工作点，还可以减小M2的栅漏寄生电容Cgd因为密勒效应在输入端引入的负载.均衡作用可以直观的理解为：FFE通路信号的直流成分全部经电感L短路到电源，对输出没有影响；高频成分的一部分则经RD到输出节点，并且频率越高贡献给输出节点的比例越大，以此起到均衡作用.

输出驱动器传输函数可以表示为：

(7)

(8)

仿照2.2节，可以做出不同α下的BWER(图10(a))和过冲随ζ变化的曲线(图10(b)).图10表明在ζ确定的情况下，α的值决定了BWER和过冲，增加α可以增加BWER和过冲.公式(7)表明调整α并不会改变低频增益，所以增加α提高带宽的负面影响只是功耗增加.图9中ISS1，ISS2都设计为可调，ISS1决定输出幅度，两端匹配下的差分输出峰峰值为Vppd=ISS1R；ISS1和ISS2相对大小决定着FFE的均衡能力.在本文设计里ISS1，ISS2各有3个控制字调节，最大电流分别是12mA和6mA.

3 叠层电感与限幅放大器测试结果

叠层电感和限幅放大器采用TSMC 65nm进行流片，叠层电感测试芯片和限幅放大器的照片如图11(a)和12(a)所示.叠层电感测试芯片包含6个叠层电感和3个用于去嵌(de-embedding)的模块.叠层电感测试芯片的面积是760μm×720μm，单片限幅放大器面积为770μm×330μm(包括CTLE、LA core和OD).

3.1 叠层电感测试结果

为了准确地测量电感，除了常规的网络分析仪和探针校准外，我们采用文献[11]里提出的COST(Cascade Open-Short-Thru)去嵌方法.如图11(a)所示，片上的开路(open)，短路(short)，通路(thru)用于去除芯片上焊盘以及馈线(feedline)的影响.图11(b)是叠层电感的探针测试示意图，图中略去了探针台；探针台测试得到的散射参数可以使用[11]介绍的方法处理得到电感的准确参数.图11(c)是叠层电感仿真(L-HFSS)结果与测试结果(L-measured)的对比图，对比图表明电感仿真结果和测试结果在很宽频率范围内都能很好的匹配.电感值在25GHz 时的误差也只有10%；自谐振频率的仿真结果是37.7GHz，测试结果是34.5GHz，误差是9%.

3.2 限幅放大器测试结果

如图12(a)所示，信号从左到右依次经过CTLE、LA core(包含12个单端叠层电感)和OD，其中核心增益级的面积是450μm×160μm.由于测试条件限制，对该差分电路散射参数测试只能使用双端口网络分析仪进行测试(图12(b))，与差分测试所得到的结果相比会低6dB，图12(c)所示的测试平台用于眼图测试，电源电压均为1.1V.图13(a)表明输出驱动器的FFE在12.5GHz时，可以提高1dB；从图13(b)可以看出CTLE可调范围是4dB，步长小于1dB.

在CTLE和FFE都不工作时，电路带宽只有7.37GHz；通过调节控制字，得到的增益和带宽最优值，S21低频值为23dB，-3dB带宽是17.5GHz(图13(c)).图13(d)是最优配置下，差分输入90mV，25Gb/s 情况下的输出眼图，眼的幅度是572mV，抖动(jitter)为1.08ps-RMS.所以在最优配置下，整个芯片(包括CTLE，LA core和OD)的差分增益是29.0dB，带宽仍然是17.5GHz.表2是与最近发表的限幅放大器的性能对比，可以看出0.072mm2的核心增益级面积是文献[9]的60%，体现了叠层电感的优势.

设计增益/dB-3dB带宽/GHz电源电压/V功耗/mW工艺面积/mm2文献[9]31．122．11．023．065nmCMOS0．12文献[12]31．5NA1．244．065nmCMOSNA本文29．017．51．125．3∗65nmCMOS0．072∗

*核心增益级.

4 结 论

本文提出使用改进的Cherry-Hooper放大器作为增益核心电路，使用叠层电感拓展带宽来设计限幅放大器，同时给出叠层电感设计流程.使用TSMC 65nm CMOS工艺完成限幅放大器和叠层电感设计，叠层电感测试结果表明在25GHz以内都能很好的与仿真结果匹配；限幅放大器测试表明，-3dB带宽达到了17.5GHz，增益为29.0dB.核心增益级面积只有0.072mm2，在1.1V电源电压下，功耗为25.3mW.

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GUO Hui， QI Nan， WANG Zhongkai， BAI Rui， HONG Zhiliang， CHIANG Patrick Yin

(State Key Laboratory of ASIC& Systems， Fudan University， Shanghai 201203， China)

A 25Gb/s 30dB limiting amplifier(LA) composed with 3 cascaded modified Cherry-Hooper amplifiers is presented， which utilizes on-chip stacked inductors. Compared with traditional one using planar inductors， this core of LA occupies less area. Modified Cherry-Hooper amplifier can get rid of tradeoff between gain and headroom. DC offset cancellation is implemented by a feedback loop consisting of a low-pass filter(LPF) and amplifier. In order to measure LA on PCB， continuous time linear equalizer(CTLE) and output driver(OD) embedded with feedforward equalizer(FFE) are integrated in this chip. This proposed LA is designed using TSMC 65-nm technology. Measurement results show that -3dB frequency is 17.5GHz and gain 29.0dB. The core gain stage of this chip consumes 25.3mW under 1.1V supply voltage and its area is just 0.072mm2.

stacked inductor； limiting amplifier； bandwidth extension technique； DC offset cancellation

2016-01-18

与Photonic Technology合作项目

郭 辉(1990—)，男，硕士研究生；姜 培，男，教授，通讯联系人，E-mail：pchiang@eecs.oregonstate.edu.

0427-7104(2016)05-0660-08

TN 772

A