一种忆阻扫描触发器设计

陈传东， 魏榕山， 陈群超， 王仁平

(福州大学物理与信息工程学院， 福建 福州　350116)



一种忆阻扫描触发器设计

陈传东， 魏榕山， 陈群超， 王仁平

(福州大学物理与信息工程学院， 福建 福州350116)

摘要：在低功耗集成电路设计领域， 存在的主要问题之一是缺少可支持断电模式的标准触发器. 基于惠普公司的忆阻器模型， 提出一种可支持断电模式的选择扫描触发器电路， 数据可以从主从触发器中被传输存储到忆阻器中， 在触发器被断电期间， 忆阻器一直保持该数据. 当扫描触发器处于唤醒时刻， 忆阻器所保持的数据可以被控制回传到主从触发器中. 采用惠普公司提供的忆阻器模拟电路仿真模型进行仿真验证， 仿真数据及波形表明， 该电路可以满足集成电路的低功耗扫描测试需求.

关键词：扫描触发器； 扫描链； 忆阻器； 低功耗； 仿真

0引言

电阻、 电容及电感是电路的三大基本器件， 1971年， Prof Leon Chua从理论上预测了第四种基本器件， 并被命名为忆阻器[1]. 惠普公司将两层纳米级的二氧化钛薄膜夹在两个铂片内， 其中一层掺杂有氧空位， 相当于半导体， 另外一层没有掺杂有氧空位， 相当于绝缘体， 于2008年宣布成功制造出纳米级忆阻器[2]， 并通过实验证明该器件具有记忆功能. 根据忆阻器特性， 在非易失性存储器、 大规模集成电路、 人工神经网络[3]、 模式识别及图像处理[4]等方面有着巨大的应用价值[5]， 纳米级尺寸忆阻器的实现可能是摩尔定律可以被延续的关键技术之一[6].

为方便计算机仿真， 针对惠普公司的忆阻器， 文[7]提出一种基于SPICE的仿真模型. 文[8]提出一种内嵌忆阻器的触发器设计， 该触发器可以支持断电模式. 在数字集成电路可测性设计中， 扫描触发器是构成扫描链关键单元， 所有的测试向量都经过移位输入到这些触发器， 作为观测节点. 文[9]指明， 在某些工作环境下， 部分芯片处于测试工作模式下的功耗可能会比处于正常工作模式下的芯片功耗高数倍， 有可能会损坏芯片或测试设备， 所以对数字集成电路低功耗扫描测试方法展开研究很有意义.

在低功耗扫描链电路设计方面， 如图1所示， 文[10]提出一种带保持模式的扫描触发器设计， 扫描触发器的输出数据， 通过控制信号MODEJ， 被反馈回输入端， 但是该扫描触发器不能支持断电工作模式. 本研究在文[8， 10]基础上， 根据低功耗扫描测试要求， 提出一种基于忆阻器的可以支持断电工作模式的选择扫描触发器电路. 该扫描触发器结构框图如图2所示， 在整个触发器被断电之前， 通过存储控制模块， 把主从触发器中保持的数据存储到忆阻器中. 当触发器被重新上电， 忆阻器所保存的数据可以通过反馈控制电路反馈回主从触发器中.

1惠普忆阻器SPICE模型

惠普忆阻器的结构如图3所示， 在两层铂片之间夹着两层纳米级的二氧化钛薄膜[11]， 其中一层掺杂有氧空位， 另一层没有掺杂有氧空位， 有掺杂的相当于半导体， 没有掺杂的相当于绝缘体. 当在该器件两端试驾电压或电流的时候， 掺杂层与非掺杂层的厚度或发生相应的调节， 从而自动改变忆阻器的阻值.

忆阻器总的阻值为掺杂区域与非掺杂区域阻值总和， 可以用下列公式表示：

(1)

(2)

其中：w(t)表示掺杂区域宽度随时间的变化；D表示掺杂区域和非掺杂区域的总长度；ROFF表示掺杂区域为0时刻的忆阻器阻值；RON表示非掺杂区域为0时刻的忆阻器阻值；w(t)值随着外加电压或电流自动在0和D之间变化， 用下列公式表示：

(3)

(4)

(5)

其中：μv表示掺杂物平均迁移率；f(x)为参考文献[12]所提的窗口函数.

2选择扫描触发器电路设计

基于上文所介绍的忆阻器SPICE模型， 所设计的选择扫描触发器电路框图如图4所示， 其中，X1表示忆阻器， 其参数为RON=1 kΩ,ROFF=100 kΩ,RINIT=80 kΩ. CLK和CLK2表示时钟信号，Q和QB表示输出信号. 整个电路由二选一选择器、 主从触发器、 存储控制模块和回传控制模块组成. SE、 SI 及DIN 构成选择器的输入输出端， SE 信号用来切换扫描测试数据和正常逻辑数据， 即当SE=1(scan_enable=1) 时， DIN 通过选择器输入到内部的主从触发器； 当SE=0 时， SI信号将被输入到内部的主从触发器中.M1、M2、M3、M4、M5、M6、M7及M8构成主从触发器的四个传输门， 配合上U4、U5、U6及U7构成完整的主从触发器[13].

忆阻器存储控制电路由M9、M10、M15、M16、U16及U17单元组成，MIN是控制信号. 当MIN为高电平时， 主从触发器所保持的数据被传输到忆阻器中保存. 如果要控制主从触发器中所保持的0值被存储到忆阻器中， 则Q=0、 QB=1及MIN=1，M9和M10导通，U17的输出端为低电平，M16不导通，U16的输出端为高电平，M15导通. 存储路径的起点从QB开始， 经过M10、X1(忆阻器)和M15， 并最后接地. 如果要控制主从触发器中的数据1被存储到忆阻器中， 那么Q=1、 QB=0及MIN=1，M9和M10被导通，U17的输出端为高电平，M16导通，U16的输出端为低电平，M15不导通， 信号传输路径从Q开始， 经过M9、X1及M16， 并最后接地.

M13、M14、MOUT及MOUT2构成传输门TG5， 回传控制电路由M11、M12、 TG5、X1、I2及U10组成，MOUT和MOUT2是回传控制信号. 当MOUT为高电平时， 回传电路把被保存在忆阻器中的信号值回传到主从触发器中; 当MOUT为低电平时， 回传电路模块不导通. 忆阻器的存储值的逻辑状态通过忆阻器的电阻值来体现， 假设忆阻器中保持着高电平1， 当MOUT为高电平时，M11、M12及TG5导通， 小电流从I2中流出， 经过M12、 忆阻器X1、M11, 最后到达地端， 忆阻器中的高电平通过M12和TG5回传到主从触发器中. 当忆阻器中保持的值为0，MOUT为高电平时，M11、M12、 和TG5被导通， 忆阻器中的低电平通过M12和TG5被回传到主从触发器中.

3实验及分析

实验采用SPICE仿真形式， 忆阻器采用惠普忆阻器模型. 施加频率为1Hz幅值为1.5 V的正弦信号的仿真波形如图5(a)所示； 图5(b)为添加正弦电压下流过一组器的电流波形； 图5(c)所示为忆阻器典型的电压电流特性曲线， 电阻值随着电压和电流的变化在ROFF和RON之间动态调整， 忆阻器电阻值的变化波形如图5(d)所示. 上述所有波形与文[2]所发表的数据一致.

所设计的忆阻选择扫描触发器电路仿真波形如图6所示. CLK是时钟信号， DIN为芯片中的逻辑信号， SI为扫描测试输入信号. SE信号为芯片正常工作模式和测试工作模式的切换信号， SE=1时忆阻扫描触发器处于测试模式， 测试向量通过SI端口移位输入到触发器内. 若SE=0， 扫描触发器处于正常工作模式， 芯片内部的逻辑信号通过DIN端口输入到内部触发器中. MEM_IN是忆阻扫描触发器的存储模块控制信号，Q表示主从触发器的取值.RMEM代表当前忆阻器的阻值， 当忆阻器的阻值为最大值ROFF时， 忆阻器表示逻辑1状态; 当忆阻器取值为较小的RON时， 忆阻器表示逻辑0状态. 当MEM_IN为高电平， MEM_OUT为低电平时，Q2值被存储到忆阻器中， 如果Q2值为1， 则忆阻器阻值变为最大值ROFF; 如果Q2值为0， 则忆阻器阻值变为最大值RON. MEM_OUT 是回传电路模块的控制信号， 当MEM_OUT为高电平， MEM_IN 为低电平时， 忆阻器中所存储的逻辑值Q2被回传到主从触发器中. 在忆阻器保持数据期间， 整个忆阻器扫描触发器可以被开路.

文[10]提出一种基于低功耗扫描链分区测试电路设计， 使用MODE_k信号控制， 所有扫描链被分割为k组， 通过这种设计可以降低扫描测试功耗， 但是该设计方案不能支持断电模式. 基于本研究所提出的忆阻扫描触发器电路， 支持扫描链分组及断电工作模式的扫描测试设计如图7所示. MODE_k为扫描测试向量通路选择信号； 在主从触发器中的数据被传输保存到忆阻器中后， 通过控制信号Power_off_k可以把整个忆阻扫描触发器电源断路， 断电期间所需数据直接保持在忆阻器中， 从而在断电期间与忆阻器触发器所连接的组合逻辑电路不会发生逻辑翻转， 实现低功耗设计； 当电路处于唤醒时刻， 控制信号MEM_OUT为高电平， 忆阻器中所保存的数据可以及时地被回传给主从触发器.

4结语

根据惠普公司宣布的纳米级忆阻器参数， 实现该忆阻器的SPICE仿真模型， 提出一种支持断电工作模式的忆阻器选择扫描触发器电路. 该电路的控制模块可以在断电之前把传统主从触发器中的逻辑值保存到忆阻器中， 在整个触发器被唤醒时刻， 通过回传模块可以把忆阻器中的逻辑值反馈回主从触发器中. 基于该忆阻器逻辑触发器电路， 提出一种支持断电工作模式的扫描链分区设计. 所提电路全部在SPICE环境下仿真验证， 仿真数据及波形表明， 所提设计满足集成电路低功耗扫描测试要求.

参考文献：

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[3]毛凯, 时宝, 王勇军. 一类具有时变时滞和无穷分布时滞的神经网络全局指数稳定性分析[J]. 福州大学学报(自然科学版), 2014, 42(3): 360-366.

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[5]胡小方, 段书凯, 王丽丹, 等. 忆阻器交叉阵列及在图像处理中的应用[J]. 中国科学(信息科学), 2011, 41(4): 500-512.

[6]段书凯, 胡小方, 王丽丹, 等. 忆阻器阻变随机存取存储器及其在信息存储中的应用[J]. 中国科学: 信息科学, 2012,(6): 754-769.

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(责任编辑： 沈芸)

Design of scan flip-flop based on memristor

CHEN Chuandong, WEI Rongshan, CHEN Qunchao, WANG Renping

(College of Physics and Information Engineering, Fuzhou University, Fuzhou, Fujian 350116, China)

Abstract:One major challenge when designing low-power CMOS integrated circuit is the lack of standard flip-flop which can support power-off mode. In this paper, we study the characteristics of memristor, a multiplexed flip-flop model based on memristor is proposed which can support power-off mode for scan testing. Data in the master-slave flip-flop can be stored into the memristor, the memristor hold the data during the time of total memristive multiplexed flip-flop is cut off from the power line. At the wake up time, data in the memristor can be recalled back to the master-slave flip-flop. Signal waveforms of the simulation results show that the presented memristive multiplexed flip-flop meet the requirements for low-power scan testing.

Keywords:multiplexed flip-flop; scan testing; memristor; low-power; simulation

中图分类号：TN431.2

文献标识码：A

基金项目：国家自然科学基金资助项目(61404030)

通讯作者:陈传东(1982-)， 讲师， 主要从事IC设计、 IC测试及SOC设计等研究， cdchen@fzu.edu.cn

收稿日期:2015-05-18

文章编号：1000-2243(2016)02-0207-06

DOI:10.7631/issn.1000-2243.2016.02.