超宽带单比特数字接收机

向海生,王　冰

(中国电子科技集团公司第三十八研究所,合肥 230088)



超宽带单比特数字接收机

向海生,王冰

(中国电子科技集团公司第三十八研究所,合肥 230088)

摘要：单比特数字接收机是解决信号处理带宽和处理速度之间矛盾的一种折衷技术。主要介绍一个基于单比特ADC和FPGA的超宽带单比特数字接收机,描述了接收机的硬件设计、关键信号仿真和固件设计。测试结果表明,该接收机能适应2～6 GHz频段内的瞬时测频功能,最大采样率为12 Gsps,瞬时带宽可达4 GHz。在电子战及宽带无线通信领域有很高的应用价值。

关键词:数字接收机;单比特;超宽带;瞬时测频

0引言

IFM(Instantaneous Frequency Measurement)接收机是现代电子战系统的重要组成部分[1],有着瞬时带宽大、灵敏度高、体积小等优点,但缺乏处理同时到达信号的能力。在高信号密度的环境下,该接收机难以满足作战使用的需要。

单比特数字接收机是一种特殊的宽带接收机,采用1位量化,易于实现超高速采样,并且能够实现实时信号处理。它应用于瞬时测频,能达到与IFM接收机同等数量级的带宽、灵敏度,具备处理同时到达的多信号的能力,并有着更强的使用灵活性和功能扩展性[2]。另外,单比特数字接收机可以作为超外差接收机的引导接收机,能够实时高灵敏度地判断信号存在与否及频率粗测,引导超外差接收机快速跟瞄信号频率而提升截获概率[3]。单比特数字接收机在超宽带通信系统中也有广泛应用[4-5]。

本文描述的单比特数字接收机是在某宽带技术验证系统中开发的,能够实现2～6GHz信号的瞬时测频。通过1片单比特ADC达到12Gsps的采样率,射频信号经采样量化并在FPGA中完成快速测频,频率字可通过光纤传输。

1单比特数字接收机原理

1.1单比特数字接收机组成

单比特数字接收机的基本组成见图1,包括单比特ADC、多路选择器、FFT(Fast Fourier Transform)和频率编码等4个部分。由单比特ADC完成射频信号的采样及量化,多路选择器(demultiplexer,DEMUX)实现高速数据流的串并转换,在FPGA中进行快速并行的FFT运算,并给出频率编码信息。

图1　单比特数字接收机组成

1.2单比特数字接收机测频算法

单比特测频算法的初衷是通过消除FFT运算过程中的乘法运算来减小FFT的复杂性[6],进而大大减少运算需要消耗的资源,简化硬件设计。由离散傅里叶变换(Discrete Fourier Transform,DFT)的基本概念可知,对于输入信号x(n),其N点DFT为

(1)

对式(1)进行分析,消除运算过程中的乘法,有两种方法。一种方法是使用1位的ADC。1位的ADC产生的输出只有0和1两种情况,即DFT的输入数据只有0和1两种情况,因而DFT运算无需乘法运算。另一种是把核函数的量化位数减到1,用1位表示实部,1位表示虚部,核函数简化为1,-1,j和-j,则DFT运算同样无需乘法运算。

单比特测频算法采用基2时间抽取FFT实现,结合并行流水线处理技术,每个基本的蝶形算子输出不需要存储,直接流向下一级蝶形运算。整个算法不会产生数据堆积,N点并行FFT运算时间共需要1+log2N个时钟周期。

2接收机架构设计

2.1硬件设计

接收机硬件采用FPGA夹层卡(FPGAMezzanineCard,FMC)架构,参考FMC标准[7],自定义了时钟、数据及电源等信号。FPGA夹层卡的特点是I/O接口与FPGA分离,简化了I/O接口模块设计,最大化载卡的重复使用率,能有效缩短开发周期、降低开发成本。

接收机硬件的原理框图如图2所示,包括FMC母板和FMC子板,虚线框部分为子板,其余部分为母板。母板设计为通用型平台,实现子板电源供应、控制接口、时钟管理、数字预处理、数据缓存和传输等功能。母板硬件支持灵活的时钟配置管理,时钟合成模块提供GTX参考时钟,保证信号采样、FPGA实时处理及传输流程的时钟全相参。

图2　接收机硬件框图

文中的应用是1个FMC母板挂载2个FMC子板,2个单比特ADC子板完成2路射频输入信号的数字化,输出数据经FMC连接器传输至母板的FPGA。

2.2元器件选型

单比特数字接收机的核心元器件是单比特ADC和FPGA,选型的首要因素是满足接收机的指标要求,其次考虑器件的可获得性及成本等因素。

对2～6GHz的射频输入信号直接采样量化,要求单比特ADC的模拟带宽大于6GHz、采样率大于等于12Gsps。经过调研,单比特ADC选择Inphi公司的1385DX[8],其最大采样率为12.5Gsps,射频前端的带宽能达到14GHz,满足设计需求。1385DX模拟输入的S11参数见图3,在10GHz以内,S11<-10dB,便于匹配电路设计。

1385DX内部集成1个1:8多路选择器,当采样率为12Gsps时,输出的数据率为1.5Gbps,输出数据的接口电平为LVDS,要求FPGA的LVDS接口能达到1.5Gbps以上的传输速率。因此,FPGA芯片选择Xilinx公司的V7系列产品[9],速度等级为3。

图3　1385DX输入S11参数

3接收机实现

3.1信号完整性

信号完整性设计是高频高速电路设计的焦点,研究信号在传输过程中的电气特性参数变化,用于衡量互连路径是否具备正确传输信号的能力,对硬件设计的成败至关重要。因此,在设计过程中需要对高频高速信号传输路径进行仿真分析。

本设计中的射频输入和采样时钟都属于高频信号范畴,在传输过程中主要关注两个核心问题:(1)传输路径上的反射是否引起信号波形严重失真;(2)发送端输出信号功率经过传输路径损耗后是否满足接收端的电平阈值。使用S参数能够帮助分析上述两个问题。S11参数反映信号传输路径的阻抗连续性,进而分析传输过程中的反射,直观反映信号传输损耗。

FMC子板的PCB版图设计完成后,将射频输入和采样时钟传输路径的数据导入ADS仿真工具中,进行S11和S21参数计算,评估传输路径对信号完整性的影响并优化设计。优化后,射频输入和采样时钟传输路径的S11和S21的仿真结果见图4和图5。从图中可以看出,在小于12GHz的频率范围内,S11均小于-10dB,S21均小于1dB,满足使用要求。

图4　射频输入路径的S11和S21仿真结果

图5　采样时钟路径的S11和S21仿真结果

3.2单比特ADC子板实物

按照前文所述,最终实现的单比特ADC子板实物见图6。单比特ADC采用差分输入、差分输出,电源由母板通过FMC连接器提供,经过板级滤波后使用。

3.3固件设计

FPGA固件的主要功能包括:(1)对输入的采样数据作串并转换,使得信号速率与FPGA片内的工作时钟相匹配;(2)实现快速并行FFT运算,对输入数据进行测频并输出频率字。FPGA内部的信号处理流程框图见图7。

图6单比特ADC子板实物

图7　FPGA信号处理流程

单比特ADC输出8路1.5Gbps的数据流到FPGA,FPGA内部工作的主时钟频率为375MHz,因此,需要对输入数据做1:4串并转换,并将展宽后的数据重排为正常采样顺序,用于后续实时测频运算。为了进行全并行流水线操作,FFT运算采用逐帧计算的方式。设计中每帧数据长度为512,采用基2时间抽取法实现并行FFT运算,1帧数据的FFT运算时间为10个时钟周期,时钟频率为375MHz,则并行FFT运算的响应时间约为27ns,能够保证测频的实时性。为了提高对窄脉冲信号的检测能力,并兼顾并行处理的运算量,每个单比特ADC通道采用2个FFT核同时运算,帧与帧之间有256点的数据重叠。

4测试结果

本接收机的测试内容包括接收机硬件的信号波形测试和对点频信号的频谱测试。

使用高速采样示波器(LeCroy公司的SDA845Zi-A)对采样时钟信号进行时域测量,结果见图8。图中,第一行为差分信号的波形,第二行和第三行分别为差分信号负端和正端的波形。

图8　采样时钟信号的波形

从硬件信号的时域波形看,占空比约为65%,但时钟信号的过冲较小,上升沿和下降沿单调变化。ADC采样输出的信噪比主要取决于时钟信号沿的抖动和输入信号频率,本设计的采样时钟沿抖动约为1ps。当信号的最高输入频率为6GHz时,由时钟沿抖动限制的输出信噪比约为28.5dB。因此,该时钟信号满足单比特ADC采样的应用要求。

为了验证单比特数字接收机的设计,使用FPGA内部调试工具Chipscope将数据导出,在Matlab中分析计算。设置信号源输出射频信号功率为0dBm,频率为4.205GHz,经射频电缆连接到单比特数字接收机,采集数据并作2048点FFT分析,输出频谱见图9。

图9　测试信号输出频谱

从频谱测试结果来看,对点频信号的单比特采样,其输出频谱中最大谐波分量达到-10dB,主要原因是单比特采样输出只有1位量化,会产生很多非线性分量。谐波对频率测量和信号检测有一定影响,后续可在数字处理过程中通过抖动注入的方式加以改善[10],或者采用3～4比特的量化也能降低谐波的影响。

5结束语

本文分析了单比特数字接收机的基本组成及测频算法,着重介绍了单比特数字接收机的架构设计、高频信号联合仿真、固件设计和测试结果。该接收机采用单比特ADC部分和FPGA处理部分相互独立的架构,分别使用不同的板材实现,既提高了硬件平台通用性,又能节省硬件开发成本。通过对高频信号路径进行准确的S参数仿真,大大提高一次设计成功率。该设计思路和方法对于射频/数字接口电路设计具有很好的参考价值。测试结果验证了硬件设计的正确性,突破了单比特数字接收机设计的关键技术。

参考文献:

[1]胡来招.瞬时测频[M].北京:国防工业出版社,2002：12-13.

[2]肖吉阳,刘刚亮,范红旗,卢再奇.基于Simulink的单比特数字接收机设计[J].现代电子技术,2012,35(17):92-95.

[3]周涛.电子战中的单比特数字化接收机技术[J].电子对抗,2006(5):6-10.

[4]S Hoyos,B M.Sadler,G R Arce.Monobit digital receivers for ultrawide band communications[J].IEEE Trans.on Wireless Commun.,2005,4( 4):1337-1344.

[5]Huarui Yin,Zhengdao Wang,Le Ke,Jun Wang.Monobit Digital Receivers:Design,Performance,and Application to Impulse Radio[J].IEEE Trans.on Communications,2010,58(6):1695-1704.

[6]Tsui J B Y.Digital techniques for wideband receivers[M].2nd ed.Dedham,MA:Artech House,2001:82-88.

[7]VITA.ANSI/VITA 57.1-2008-FMC Standard[S].http://www.vita.com/fmc.html.

[8]Inphi.1385DX datasheet [M/OL].http://www.inphi.com.

[9]Xilinx,Inc.V7 FPGA datasheet[M/OL].http://www.xilinx.com.

[10]WAGDY Z,FAWZY M.Effect of additive dither on the resolution of ADC’s with single-bit or multibit errors[J].IEEE Transactions on Instrumentation and Measurement,1996,45(2):610-615.

An ultra-wideband monobit digital receiver

XIANG Hai-sheng, WANG Bing

(No.38 Research Institute of CETC, Hefei 230088)

Abstract:Monobit digital receiver technique is a trade-off between signal processing bandwidth and processing rate. An ultra-wideband monobit digital receiver is introduced based on the monobit ADC and the FPGA, and the hardware design, key signal simulation and firmware design of the receiver are described. The test results show that the receiver can adapt to the instantaneous frequency measurement (IFM) in 2～6 GHz frequency band. The maximum sampling rate is 12 Gsps, and the instantaneous bandwidth can be up to 4 GHz. The receiver is of high application value in the fields of the EW and the wideband wireless communication.

Keywords:digital receiver; monobit; UWB; IFM

中图分类号:TN957.5

文献标志码:A

文章编号:1009-0401(2016)01-0048-04

作者简介:向海生(1982-),男,高级工程师,博士,研究方向:宽带数字接收和微波系统;王冰(1969-),男,研究员,硕士,研究方向:雷达收发系统。

收稿日期:2015-10-19;修回日期:2015-11-20