DDR2硬件设计中反射的消除

贺 敬

（内蒙古机电职业技术学院电气工程系,呼和浩特 010070）

1 引言

随着技术的进步，电路设计中对于DDR信号传输速度有了更高要求，当下800 Mbps 的DDR已成为主流，且逐渐向更高速度迈进。信号传输速度越高，PCB设计中就需要考虑更多因素如：PCB叠层结构、串扰、阻抗、电源完整性等。从而达到时序的严格匹配，波形的完整与准确。

在DDR2的设计时, 互联通道的一个重要参数为阻抗，为了做到阻抗匹配，信号线必须是均匀传输线，以保证走线阻抗恒定。单端走线时，信号传输速度为6in/ns，阻抗匹配电阻为487hms且必须被用到所有的单端信号上，但其缺点会导致信号占空比不平衡。

2 PCB中的反射

反射是信号源端与负载端阻抗不匹配，信号在传输时受到瞬态阻抗产生的回波，信号功率经过信号线A传送到信号线B时，由于阻抗不匹配未被B完全吸收，返回到了信号源端形成了发射。也就是说，传输线上的阻抗不相等就会导致信号出现反射现象（可能在传输过程中遇到的过孔，PCB转角等）如图1所示。

在阻抗相等的匹配情况下，当信号在从特性阻抗Zo1向特性阻抗Zo2传输过程中，信号功率被吸收而无溢出因此不会产生反射。在阻抗不匹配情况下即Zo1≠Zo2时，则会产生信号反射，这种情况在电路硬件设计中是不可避免的。设输入信号的幅度为V1，按原来方向传输的信号幅度为V3，如果阻抗相等，则有V1=V3，不会有反射产生，如果Zo1≠Zo2，会有反射信号V2，这样在两段导线交界面上观察到的信号幅度应为V1+V2。因此在传输信号的边缘尖端抖动。

数据线在信号传输中可以看作是单端网络，终端连接是单一负载，可以考虑单电阻端接的方法，在串行端接串行匹配，可有效消除二次反射且无需直流电源。更加有利于高密度布线。但这里的局限是不适合太高的传输速度。

3 信号完整性分析

3.1 确定多层PCB板的层叠结构

从设计者的角度来说，电路板层数越多越易于布线，但是电路板制作成本和难度也会随之增加。因此，在考虑具有特殊布线要求的信号线如差分线、敏感信号线等的数量和种类的同时，应当分析电路板的布线密度，从而确定信号层的层数；然后根据隔离、抗干扰和电源的种类的要求来确定内电源层的数目。这样就可以确定电路板的板层结构。其中对多层PCB板层分析比较如表1所示：

表1 PCB板层分析

在8层电路板设计中，信号层S1、S2、S3、S4都必须找到电源层与底层作为标准参考平面，因此我们选择8层（2）的设计机构。如果电源层与底层不相邻，会影响其耦合度，无法形成寄生小电流。

八层电路板具体设计中各层使用不同材质，信号层、电源层、地层的排列顺序，以及各层厚度各不相同。PCB的表层，即第一层（TOP层）和第八层（BOTTEM）层直接采用铜箔，而内层采用Core铜箔，Core之间用PP填充。

3.2 DDR2布线

本设计的DDR2布线中，数据线采用ODT（核心整合终结器）技术，ODT相当于戴维南并行接法，起到终端阻抗匹配的作用。灵活使用上下拉电阻，使输出电平平衡，减小因占空比失调。系统使用图2所示的双向源端端接方案，利用IBIS模型仿真确定端接电阻的数值分别为 : RS(B0)=47 ohms，RS(A0)=10 ohms。

从仿真图形对比可以看出，加入匹配电阻后使原来信号的尖端毛刺消失，上升与下降波形更加陡峭，信号质量提升。

4 结论

经过对信号反射的分析和仿真，可得到以下结论：

（1）为了防止数据线终端反射信号我们增加大量的终端电阻。但这样增大了静态直流功率。

（2）信号存在反射是因为ZL≠Z0，即阻抗不匹配。为了减小反射信号的干扰尽量使阻抗达到理想状况，ZL=Z0使输线上的能量能完全被负载吸收。

（3）终端电阻的大小是由信号线的信号比和反射率决定的，阻值太小会减弱匹配效果，阻值太大会吸收较大的电流增加电源消耗。

[1]Brennan C,Tudor C,Schroeter E,et al.Signal Integrity and PCB layout considerations for DDR2-800Mbps and DDR3Memories.CDNLIVE Silicon Valley:Cadence .2007.

[2]赵天云,王洪迅,郭雷,毕笃彦.DDR2 SDRAM控制器的设计与实现[J].微电子学与计算机,2005(03).

[3]刘瑰,朱鸿宇.通用DDR SDRAM控制器的设计[J].微型机与应用,2004(08).