基于FPGA实现直接数字频率合成脉冲线性调频信号

王炜珽　李淑华　+张文旭

摘 要： 通过研究直接数字频率合成（DDS）技术的原理和电路结构，分析基于DDS技术合成脉冲线性调频信号（DDS?LFM）的可行性，给出两种DDS相位地址信号产生电路的原理结构。在此基础上分析DDS?LFM系统参数的设置问题，利用FPGA设计实现DDS?LFM系统的硬件电路。最后利用Matlab仿真软件对该系统输出的波形数据进行频谱分析，给出了归一化的幅频特性曲线和时频特性曲线。

关键词： 直接频率合成技术； 脉冲线性调频信号； FPGA设计； Matlab仿真

中图分类号： TN911?34 文献标识码： A 文章编号： 1004?373X（2015）10?0010?06

脉冲线性调频信号（LFM）作为一种非平稳时变信号在通信、雷达等领域有着广泛的应用，例如扩频通信因LFM带宽大的特点用其作为调制信号，高分辨率雷达因LFM时宽带宽积大、距离分辨力和速度分辨力高等特点用其作为频率源，因此研究线性调频信号的原理与产生方式非常有必要。传统的获得线性调频信号主要借助模拟法，而随着数字技术的不断发展，尤其是自1971年由美国人J.Tierncy等首次提出直接数字频率合成（DDS）技术以来，利用DDS技术合成脉冲线性调频信号（DDS?LFM）越来越受到人们的重视，并得到广泛的应用。本文基于FPGA平台实现了DDS?LFM系统，既可通过次级连接的D/A、滤波器等器件输出LFM波形，也可作为其他信号分析软件的数据来源开展相关理论研究。

1 DDS技术合成线性调频信号的原理

1.1 DDS基本原理

DDS是一种将预存波形的相位量通过地址查表方式映射为幅度量并合成为输出信号的技术。DDS的关键在于使用合理的相位地址信号生成技术，以降低输出信号的频率杂散和波形失真。用来产生线性调频信号的DDS系统通常包含系统时钟（Fc）、频率控制、相位地址发生器、波形存储（ROM）、数/模转换（D/A）、低通滤波器（LPF）6部分，其原理框图如图1所示。

图1 DDS系统原理图

用来产生相位地址信号p（n）的电路是DDS系统的核心部分，主要由相位地址发生器和频率控制组成。在系统时钟Fc的驱动下，第n个时钟周期到达时相位地址发生器在频率控制字K（n）的控制下产生p（n）并送入到ROM产生瞬时相位信号φ（n）。经查表后ROM输出B?bit的幅度数据y（n），再经D/A与LPF合成波形信号y（t）。其中K（n）与输出信号的瞬时频率f（n）之间的关系为：

[f（n）=K（n）Fc2N] （1）

由式（1）可见，DDS系统输出信号的瞬时频率由频率控制字K（n）、系统时钟频率Fc、ROM字数2N共同决定。由于ROM的字数由硬件结构限定，可认为2N是不随n变化的，所以在时钟频率Fc一定的条件下，当频率控制字K（n）为常数时，系统输出的是一个频率时不变信号；当频率控制字K（n）随n的变化而变化时，系统将输出一个频率时变信号。因此，利用DDS系统产生线性调频信号是可行的，其关键在于使用呈线性变化且无量纲的频率控制字K（n）的生成方式，进而得到所需的相位地址信号p（n）。

1.2 LFM瞬时频率与瞬时相位的离散化

一个理想的基带信号为矩形脉冲的线性调频信号可表示为[y（t）=Acos（2πf0t+πkt2），t∈[0，τ]]。其中：f0为起始频率；[k=Δfτ]为调频系数，τ为基带信号脉冲宽度，Δf为线性调频信号的带宽。一个基带脉冲内线性调频信号的瞬时频率模拟量表达式为：

[f（t）=f0+kt， t∈[0，τ]] （2）

将瞬时频率离散化，可取系统时钟频率Fc的倒数ΔT为采样间隔对f（t）进行采样，则式（2）可表示为：

[f（nΔT）=f0+（n-1）ΔTk， n∈（0，PW]] （3）

进而得到瞬时频率数字量表达式：

[f（n）=f0+（n-1）kFc， n∈（0，PW]] （4）

式中：[PW=τΔT]表示一个基带脉宽内含有的系统时钟周期个数；[kFc]表示每个采样点之间的频率变化量，其值是常数，单位为Hz。

可以看出由于式（4）中各系数都是有量纲的，所以无法直接用来作为频率控制字，必须进行相应的变换以去掉量纲。将式（1）代入式（4）可得：

[K（n）=2Nf0Fc+（n-1）2NkF2c=K0+（n-1）K′， n∈（0，PW]] （5）

式中：[K0=2Nf0Fc]为起始频率控制字，是一个无量纲的常数，决定了起始频率f0。[K′=2NkF2c]为频率控制字步长，也是一个无量纲的常数，决定了调频系数k，它使K（n）随n的变化而线性变化。在数字量条件下瞬时相位[φ（n）]与瞬时频率[f（n）]之间则为累加与差分的关系，即：

[φ（n）=2πm=1nf（m）Fc=2π2Nm=1nK（m） =2π2N[K0n+K′m=1n（m-1）]， n∈（0，PW]] （6）

[φ（n）-φ（n-1）=2πf（n）Fc=2π2NK（n） =2π2N[K0+（n-1）K′]， n∈（0，PW]] （7）

将[φ（n）=2πp（n）2N]代入式（6）、式（7）得：

[p（n）=K0n+K′m=1n（m-1）， n∈（0，PW]] （8）

[p（n）-p（n-1）=K（n）=K0+（n-1）K′， n∈（0，PW]] （9）

1.3 相位地址信号产生电路的原理结构

根据式（8），式（9），产生相位地址信号的电路可通过两种方式产生：一种是计数器与累加器并联的结构，称为“并联”方式，如图2所示；另一种是计数器与带有寄存器的加法器串联结构，称为“串联”方式，见图3。

图2 相位地址产生电路的“并联”方式

图3 相位地址产生电路的“串联”方式

相比较而言，“并联”方式优点是无需将输出的相位地址信号反馈回电路内部，缺点是系统结构相对复杂。“串联”方式优点是结构相对简单，利用FPGA实现较为容易，缺点是带有反馈寄存回路，容易产生累积误差。为节约FPGA系统资源，本文仅对基于“串联”方式构成相位地址发生器的DDS?LFM系统进行设计与仿真。

2 FPGA电路的设计与测试

2.1 DDS?LFM系统参数的设定与分析

DDS?LFM系统涉及到的参数除了前文所表述的起始频率控制字K0、频率控制字步长K′、基带脉冲内含有的时钟周期个数PW、ROM字数2N、系统时钟频率Fc以外，还有ROM位数B，单位时钟周期内的输出频率分辨率Rf，最大输出频率fomax等。此外由于DDS技术是一种数字电路技术，其各组成部分之间的传递的信号都是二进制的，这些信号的位数需要提前设定，所以也属于系统参数之列。表1列出了上述各项参数。

表1 DDS?LFM系统参数

表1中，K0范围也是频率控制字K（n）取值范围；假设K0=0，K′PW就是脉冲结束时刻的频率控制字，根据K0的范围，应有K′PW≤2（N-1）；当K′取负时表示频率递减变化；实际应用中，fomax一般不超过Fc的40%。

本系统限定硬件条件为时钟频率Fc=64 MHz，ROM容量需求不大于16K×10 b、可外接10位的数/模转换（D/A）器，默认参数要求初始频率f0=2 MHz、截止频率f1=20 MHz、脉冲宽度τ=9 μs、调频系数[k=f1-f0τ]=2 MHz/μs。现根据表1可以确定该DDS?LFM系统的默认参数分别为：B=10，PW =576，K0=512，K′= +8，pL=N=14，KL=13，单位时钟周期内的频率分辨率Rf=31.25 kHz，输出波形的幅值采用双极性量化编码时其取值范围在-511～511之间。此外考虑到系统可扩展性，要求可以通过串行输入方式加载新的系统参数。

2.2 功能模块的设计

系统基于FPGA平台设计硬件电路，借助Quartus Ⅱ软件和VHDL语言实现各功能模块的设计。整个系统由频率控制字产生模块、相位地址产生模块、系统参数设置模块、正弦波存储（ROM）模块和系统时钟调整模块五部分组成，硬件参数能满足2.1节所要求。

频率控制字产生模块用来产生随时钟序列呈线性规律变化的频率控制字K（n），其RTL示意图如图4所示。该模块可用计数间隔为K′的计数器实现，计数结果由时钟脉冲的下降沿驱动输出，计数的初值和终值分别对应LFM信号的起始频率f0和截止频率f0+Δf。该模块各I/O端的物理定义及其对应的系统参数如表2所示。

图4 频率控制字产生模块RTL示意图

表2 频率控制字产生模块I/O端物理定义

相位地址产生模块用来产生p（n），其RTL示意图如图5所示。由式（9）可知该模块可用加法器和寄存器来实现，其中寄存器由时钟脉冲下降沿控制，时钟脉冲上升沿则用来驱动加法器输出计算结果以作为相位地址。该模块各I/O端的物理定义及其对应的系统参数如表3所示。

图5 相位地址产生模块RTL示意图

表3 相位地址产生模块I/O端物理定义

系统参数设置模块用来生成系统所需的初相位p（0）、初始频率控制字K0、频率控制字步长K′及其正负值等参数和脉宽τ控制信号pulse_w。该模块在64 MHz时钟的驱动下可实现最大脉冲重复周期为10 248 μs、最大脉宽为128 μs的脉宽控制信号，其脉内为低电平。模块内置2.1节所要求的参数为输出默认值，如想调整系统参数可利用输出选控端default_set来选择外加参数。外加参数则是通过串行数据输入端sdatain写入模块内部的串/并转换寄存器，该寄存器由专用的写入脉冲clkwr驱动并受wr端控制。该模块功能原理如图6所示，真值表如表4所示。

图6 系统参数设置模块功能原理图

正弦波存储（ROM）模块与系统时钟调整模块分别借助QuartusⅡ软件的ROM宏模块和ALTPLL宏模块实现。其中ROM容量为16K×10 b，内存一个完整周期的正弦波形数据，PLL则用于将外接的50 MHz时钟倍频到64 MHz，以实现系统时钟Fc。

2.3 系统集成与测试

本系统利用Altera公司生产的EP4CE15F17C8为FPGA硬件平台，通过clk_50M引脚外接50 MHz时钟，用上拉电压按键控制EN、default_set、wr等引脚，预留sdatain和clk_wr引脚用于写入外加的参数数据，以LFMwave[9..0]引脚输出DDS?LFM波形。在QuartusⅡ软件中建立Block Diagram文件作为顶层文件，将系统各功能模块和外部I/O引脚放置其中并连线，如图7所示。

启动编译器，编译成功后得到的资源需求分析摘要如图8所示，可见整个系统占用了526个逻辑单元（LE）、16个引脚、160 Kb内存和1个锁相环（PLL）。

为便于直观地观测DDS?LFM系统参数和输出波形图，系统测试利用QuartusⅡ软件提供的嵌入式逻辑分析仪（Signal Tap Ⅱ）实现数据和波形的实时监测和采集。Signal Tap Ⅱ能够将测到的信号样本暂存在EP4CE15F17C8内嵌的RAM中，然后再通过JTAG端口将样本送回QuartusⅡ进行显示、分析，同时还能将采集的样本数据转换为txt格式文件输出，以供其他仿真软件如Matlab进行进一步的运算分析。图9显示了默认参数条件下的DDS?LFM系统的测试波形，可见在default_set为高电平，pulse_w为低电平时，系统输出的波形呈线性调频规律变化，其初相位为90°，K（n）按线性增加，K′等于+8，K（PW）=5 120，换算可得脉内结束时刻频率为f1=20 MHz，与默认参数要求相符。

图7 DDS?LFM系统总体原理设计图

图8 DDS?LFM系统参资源需求分析

将default_set置于低电平，处于外加参数条件下的DDS?LFM系统Signal Tap Ⅱ测试波形如图10所示。其中，外加参数分别为初始频率f0=18 MHz、截止频率f1=3 MHz、脉冲宽度τ=10 μs、调频系数k=[f1-f0τ]=-1.5 MHz/μs，硬件条件要求与2.1节的要求相同。由图可见，此时系统输出的波形呈线性调频且频率递减的规律变化，其中K′=-6，K（PW）=768，换算后调频斜率等效为-1.5 MHz/μs，脉内结束时刻频率等效为3 MHz，与外加参数要求相符。

图9 默认参数条件下的DDS?LFM系统Signal TapⅡ测试波形图

图10 外加参数条件下的DDS?LFM系统Signal TapⅡ测试波形图

2.4 测试数据分析

将Signal TapⅡ采集得到的默认参数的基于FPGA的DDS?LFM系统输出波形数据送入Matlab仿真软件作为y1并利用FFT函数计算归一化幅频特性Y1，同时利用chirp函数计算得到相同参数条件下的波形y2，以及归一化幅频特性Y2。二者对比效果如图11所示，受篇幅所限只显示脉内前3 μs波形。

图11 基于FPGA的DDS?LFM波形与基于Matlab生成的

LFM波形的对比与频谱分析

图11中Y2为典型的LFM信号幅频特性曲线，其幅度均值-3 dB频率带宽Δf=18 MHz（2～20 MHz），与chirp函数计算得到y2的幅频特性曲线Y2的平均误差仅为0.48%，此误差主要来自DDS相位杂散、Matlab中chirp函数算法与DDS技术算法的区别两个方面。可见输出的信号实现了系统参数要求。

可采用相同方法将Signal Tap Ⅱ采集得到的外加参数的基于FPGA的DDS?LFM系统输出波形数据进行分析，得到的波形y3和归一化幅频特性曲线Y3如图12所示，受篇幅所限只显示脉内后4 μs波形。

可将Signal Tap Ⅱ采集得到的频率控制字K（n-1）数据送入Matlab，分别得到在默认参数条件下和外加参数条件下DDS?LFM系统的时频关系曲线，如图13和图14所示。

图12 外加参数条件下的DDS?LFM波形与幅频特性曲线

图13 默认参数条件DDS?LFM系统时频关系曲线

3 结 语

直接数字频率合成技术具有极高的频率分辨率、极短的频率转换时间、很宽的相对带宽等突出优点，而FPGA系统则具有很强的灵活性、可扩展性、可移植性和较高的性价比，因此通过FPGA平台实现DDS技术在工程实践中得到了广泛的应用。本文给出了基于FPGA实现DDS?LFM系统的硬件电路，并利用Signal TapⅡ、Matlab等工具对输出的波形做了测试与分析。结果显示，本系统可以快速、准确、有效地产生数字化的LFM信号，具有较高的实用价值。

图14 外加参数条件DDS?LFM系统的时频关系曲线

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