基于CPLD 的并行数字量存储器设计

张军权 姚舜才

存储测试技术是建立在超大规模集成电路和计算机技术基础之上的现代测试技术。存储测试系统是为完成存储测试目的而设计的物理系统，它工作在高温、高压、强冲击振动、高过载等恶劣环境和紧凑设计条件下，自动完成被测信息的实时采集与存储记忆。

本系统主要由三路并行数据接口，RAM，CPLD 芯片，以及计算机的外设组成。设计电路中CPLD 主要起时序控制作用，在由计算机发出选择其中一路数据进行存储的处理请求后，经由CPLD 来控制选通三路数字量中的一路数据，然后数据通过数据电缆被读取到存储器中并进行存储。数据存储完毕，当计算机发出读取数据请求后，通过CPLD 的控制作用，存储后的数字量按照EPP 模式从RAM 经由并行接口读入到计算机中，通过软件实现显示和检测，本存储系统实现的是一个动态的存储过程。

引言

存储测试是被测对象在允许约束的条件下，通过内置微型存储测试仪器实时采集与存储信息，而后通过记录仪和一定手段再现被测信息的一种动态测试技术。存储测试技术特点是现场实时完成数据采集与存储，特别是在多种恶劣环境和紧凑设计条件下完成动态参数测试，事后回收处理再现 。

存储系统的工作状态有三种，即存储、保持和读出。数据采集和存储系统在金融、工业生产、控制和航空、航天、兵器等国防部门有着广泛的应用。

当前存储测试系统正向超大容量、模块化和智能化方向发展。综上所述，存储测试技术是在特殊环境条件下完成运动体工作状况参数测试的有效手段，其发展方兴未艾，应用前景广阔，它已经发展成为测试、计量技术与仪器科学的一个重要分支。

硬件电路设计

设计方案

硬件电路设计流程

本课题在设计过程中主要依据的流程图如图1 所示。

图1 系统设计流程图

图2 系统的硬件框图

本系统主要由三路并行数据接口，RAM，CPLD 芯片，以及计算机的外设组成。设计电路中CPLD 主要起时序控制作用，在由计算机发出选择其中一路数据进行存储的处理请求后，经由CPLD 来控制选通三路数字量中的一路数据，然后数据通过数据电缆被读取到存储器中并进行存储。数据存储完毕，当计算机发出读取数据请求后，通过CPLD 的控制作用，存储后的数字量按照EPP模式从RAM 经由并行接口读入到计算机中，通过软件实现显示和检测，本存储系统实现的是一个动态的存储过程。数据的存储与读取过程需利用VHDL 语言对本课题中的数字量传输过程进行相应的时序控制逻辑编程，用MAXPLUSII 软件进行编译与仿真。

硬件电路原理框图

该系统的硬件框图如图2 所示。三路并行数据量接口在数字量取数时所对应的名称分别为综控机取数，惯导取数，雷达取数。数字信号由并行数字量接口向存储芯片628512 传输过程经由双向数据选通芯片74HC245。

电路设计原理分析

三路并行数据接口电路分析

三路并行数据接口电路如图3 所示。YGKQ，YGDQ，YLDQ 分别是控制综控机取数，惯导取数和雷达取数的总控制信号。当YZKQ 有时钟信号时，综控机数字量接口通道选通，数字信号经由此通道存储到存储芯片628512 中，此时YGDQ，YLDQ 没有时钟信号，惯导取数和雷达取数通道不选通，即三路并行数字信号中选一路存储。当其他两路信号分别被选通时的过程和剩余两路电路状态也与综控机数字量接口通道被选通时相同。

图3 三路并行数据接口电路

图4 读取数据时仿真图

EPM7128S 芯片的应用

根据本系统的设计需要，采用EPM7128S 芯片。它是整个电路的核心部分，负责控制整个电路的时序逻辑。综控机发出取数请求，外设收到该请求后，在约2us后将数据稳定输出到并行接口，并且一直保持直到下一取数请求发出。当计算机将希望存储数据的愿望反映给EPM7128S 芯片后，输入的时钟信号经由EPM7128S内部编程后，如图在定义为YZKQ 的46 管脚输出。当外设接收到YZKQ 的脉冲信号，发送数据时，EPM7128S通过编程控制定义为WR 的的信号。而WR 的时钟信号直接影响HM628512 存储芯片的存储。此外，存储数据时的地址的递推也由EPM7128S 芯片进行编程来实现。当存储完毕，计算机发出读取数据请求时，EPM7128S芯片通过控制定义为RD 管脚来控制对存储芯片数据输出。EPM7128S对其他两路在选通时的时序控制也是相同的。

主控制芯片整体设计电路的仿真

在对主控制芯片整体设计电路进行仿真后，以YZKQ通道为例，给出了仿真图如图4 所示。

结论

本文介绍了所设计的三路并行数字量存储系统的各部分电路及原理，并对部分电路作了一一分析说明。设计过程中，三路数字量采用了并行的接口，考虑到如何得知电路何时开始存储，何时存储完毕的问题，在电路设计中加入了信号灯指示部分的电路，良好的实现了其功能。