基于FPGA的视频编解码系统设计

肖飞　陈立新

摘 要：结合Altera公司Cyclone II 器件中Nios II 嵌入式CPU内核开发板，进行视频编码、解码的硬、软件设计，制作成实物模块。讨论了视频编码、解码原理，对FPGA、CPLD逻辑器件进行深入学习和研究，设计了一套视频编码解码简易系统。

关键词：Altera Cyclone II Nios II 视频编解码

中图分类号：TP274 文献标识码：A 文章编号：1672-3791（2014）08（a）-0025-02

Abstract：The Nios II embedded CPU core develop board based on Altera Cyclone II can apply in video encode， design of hardware and software decoding， making objects units. This paper discussed video encode and decoding principles， carrying on through analysis and exploration to FPGA， CPLD logic devices， and designing a simple system of video encode and decode.

Key Words：Altera Cyclone II；Nios II；Video CodecAltera公司是可编程逻辑解决方案的倡导者，Cyclone II FPGA以低于ASIC的成本实现了高性能和低功耗，单独使用Cyclone II FPGA，可以把它用作数字信号处理（DSP）解决方案，实现Nios II处理器时，Cyclone？II FPGA提供高性价比嵌入式处理解决方案[1]。在Cyclone II器件中实现Nios II嵌入式CPU内核，能够达到超过100 DMIP的性能。最大的Cyclone II器件内具有多达68，416个LE，单个器件内可以例化多个Nios II内核[2]，利用这种特性，我们设计视频编码、解码系统。

1 视频编解码原理

常见的电视信号制式是PAL和NTSC，另外还有SECAM等。NTSC即正交平衡调幅制。PAL为逐行倒像正交平衡调幅制。PAL电视标准，每秒25帧，电视扫描线为625线，奇场在前，偶场在后，标准的数字化PAL电视标准分辨率为720×576，24比特的色彩位深，画面的宽高比为4∶3，PAL电视标准用于中国、欧洲等国家和地区。NTSC电视标准，每秒29.97帧（简化为30帧），电视扫描线为525线，偶场在前，奇场在后，标准的数字化NTSC电视标准分辨率为720×486，24比特的色彩位深，画面的宽高比为4∶3。NTSC电视标准用于美、日等国家和地区。

NTSC制属于同时制，是美国在1953年12月首先研制成功的，并以美国国家电视系统委员会（National Television System Committee）的缩写命名。这种制式的色度信号调制特点为平衡正交调幅制，即包括了平衡调制和正交调制两种，虽然解决了彩色电视和黑白电视广播相互兼容的问题，但是存在相位容易失真、色彩不太稳定的缺点。NTSC制电视的供电频率为60 Hz，场频为每秒60场，帧频为每秒30帧，扫描线为525行，图像信号带宽为6.2 MHz。

PAL制是为了克服NTSC制对相位失真的敏感性，在1962年，由前联邦德国在综合NTSC制的技术成就基础上研制出来的一种改进方案。PAL是英文Phase Alteration Line的缩写，意思是逐行倒相，也属于同时制。它对同时传送的两个色差信号中的一个色差信号采用逐行倒相，另一个色差信号进行正交调制方式。这样，如果在信号传输过程中发生相位失真，则会由于相邻两行信号的相位相反起到互相补偿作用，从而有效地克服了因相位失真而起的色彩变化。因此，PAL制对相位失真不敏感，图像色彩误差较小，与黑白电视的兼容也好，但PAL制的编码器和解码器都比NTSC制的复杂，信号处理也较麻烦，接收机的造价也高。

2 系统硬件电路设计

基于上述视频码流原理，我们设计视频编、解码模块采用视频解码芯片TVP5150，它是TI公司生产的一款低功耗视频解码芯片，可以将NTSC或PAL制式的视频信号换成8位ITU-R BT.656格式的数字信号，并可以输出独立的行同步和场同步以及数据时钟信号等。TVP5150解码器可以把输入的模拟视频信号按照YCbCr4∶2∶2的格式进行转换，同时还支持复合视频和S端子视频输入。在TVP5150内部，有一个9位2倍采样的ADC；有一个4线自适应梳状滤波器，可以同时对亮度和色度信号进行滤波，以削弱这两个信号之间的相互影响。

基于上述特性，该芯片在数字电视、PDA、笔记本电脑、手机、视频录像/播放器、手持游戏机等领域得到了广泛地应用。图1是其功能框图。

视频编、解码模块采用视频编码芯片是ADI公司生产的ADV7171，它可以将CCIR-601 4∶2∶2的8位或16位数据转换成标准的模拟电视信号，即可以输出PAL制式，也可以输出NTSC制式。既可以作为从模式，接收外部的时钟信号、行同步信号和场同步信号，也可以作为主模式，输出时钟、行场同步等时序信号。该芯片的工作仅需要一个27 MHz的晶振便可（如果要输出正象素，则需要29.5MHz的时钟）。ADV7171的配置也是通过IIC接口完成的，通过该接口，CPU可以设置其工作在不同的模式、不同的载频方式下。对于PAL制式和NTSC制式，只需要在27 MHz的时钟下，输入满足CCIR-656标准的YCbCr 4∶2∶2的数据便可。当然，除了可以输出标准制式的视频模拟信号外，ADV7171还可以输出RGB信号，满足标准的VGA显示器显示。在ADV7171内部有4个10位的高速DAC，可以输出复合视频+RGB视频、复合视频+YUV视频以及两路复合视频+色度和亮度信号，当然，每一个DAC都可以将其设置为掉电模式，以降低芯片功耗。

基于上述特性，该芯片在高性能DVD回放系统、便携式视频播放器、数码相机、数码摄像机、电脑、机顶盒等领率得到了广泛地应用。图2是其功能框图。

视频编、解码模块电路原理图3。

在视频编、解码模块上，位于模块右边的J1接口为CLK选择接口，用跳线来进行选择，当跳线位于上方时，CLK为FPGA产生的时钟信号，跳线跳到下方时为模块27M晶体产生的时钟信号。在模块的左方有三个跳线用来选择VGA输出信号。当三个跳线放至ENCODE端时，VGA输入的信号来自ADV7171芯片的DAC输出信号。当三个跳线放至FPGA端时，VGA输入信号来自FPGA。如此，视频编、解码模块结合Cyclone II 器件中实现Nios II 嵌入式CPU内核的开发板，构成一套简易视频编码、解码系统。

4 系统效果结语

设计的视频编码、解码系统，能够对不同制式码流，进行精准采集，输入并解码成数字信号，经过设计的编码部分，将数字信号处理成标准的模拟电视信号，通过不同的显示设备，将电视信号呈现出来。实物模块证明，可以实现不同制式码流的输入输出，即解码和编码功能，实时显示效果好，具有较高的实用价值。

参考文献

[1] 潘松，黄继业.EDA技术实用教程[M].北京：科学出版社，2006.

[2] 陈荣，陈华.VHDL芯片设计[M].北京：机械工业出版社，2006.