时间交替ADC系统的实现

汪 灿，郭裕顺

（杭州电子科技大学 电子信息学院，浙江 杭州 310018）

随着现代信息处理系统逐渐向数字化、智能化和宽带化的方向发展，ADC系统成为了众多研究领域的瓶颈，如何在有效地提高系统采样率的同时保持较高的采样精度成为亟需解决的问题。除了通过工艺、电路结构等方面的改进设法提高单块ADC的转换速度外，通过时间交替采样技术也是提高转换速度的一种有效方法。时间交替采样采用多片ADC对同一模拟输入信号进行并行交替采样，从而能够成倍地提高整个ADC系统的采样率，同时整个采样系统的采样精度可基本保持不变。

本文设计了一个用两片AD9480组成的时间交替ADC系统，电路主要包括前置放大、采样时钟信号产生、基于FPGA的数据采集控制与存储等几部分。时间交替ADC系统实现时的主要问题是由于每片ADC之间性能的不匹配，会不可避免地引入通道失配误差，这些误差的存在会导致采样数据中出现杂波分量，严重影响系统性能[3]。为此文章讨论了误差校正方案，针对三种主要的通道适配误差即偏置误差、增益误差及采样时间误差，给出了校正方案，并在Matlab中对采集到的数据进行了验证，结果表明经过校正，通道误差能得到较好的消除。

1 时间交替采样系统

时间交替采样系统的原理如下图1所示，利用M片采样率为fs/M的ADC以一个固定的时间间隔依次对同一个输入模拟信号进行并行交替采样，相邻ADC之间的采样时间间隔为Ts=1/fs相位之间固定相差360/M度，如下图2所示。最后，将每片ADC采样数据拼接成一个总的采样数据输出。经过以上的操作，整个采样系统的采样率可以达到fs，提高为单片ADC采样率的M倍。

本文设计的系统采用两片采样精度为8bit，最高采样频率为250MSPS的AD9480芯片。整个硬件电路的组成如下图3所示，主要包括差分放大电路、采样时钟产生和分配电路、ADC采样电路、FPGA控制电路、及电源管理[4]。

1）差分放大电路

前置差分放大电路采用ADI公司生产的AD8351芯片作为差分放大器，这款芯片具备低功耗、低失真、大宽带的特点；并且可以作为单端和差分变换不同增益比的差分输出，其增益最大可以调到26 dB。设计中单端模拟输入信号经过差分放大电路后产生共模电平为1.9 V，电压摆幅为350 mV的模拟LVDS差分信号。

图1 时间交替采样系统结构Fig.1 Structure of time-interleaved ADCsystem

图2 时间交替采样系统采样时钟分配示意图Fig.2 Sample clock distribution of time-interleaved ADCsystem

图3 时间交替ADC系统的硬件电路Fig.3 The hardware circuit of time-interleaved ADCsystem

2）时钟产生和分配电路

时钟产生和分配的设计是时间交替采样技术实现的关键。设计中采用ADI公司的AD9518-3时钟芯片，这款芯片自带锁相环PLL电路；输出信号为LVPECL类型高速差分信号，其最高频率为1.6GHz；同时该时钟芯片能够产生三对时间交替时钟信号通道，通道之间的时钟偏斜在10 ps内，且输出的时钟自身抖动要小于225 fs，因此是一款十分理想的时钟芯片。设计过程中利用其两对时钟通道产生幅度相同，相位相反的差分时钟信号。

3）ADC 采样电路

ADC采样电路采用的是AD9480芯片进行设计，这款芯片最高采样率为250MSPS，转换输出数字信号为8位，常温下实际有效位数典型值可以达到7.6位，是一款十分优秀的高性能模数转换器。在其输出端不仅输出LVDS采样数据，同时直接将输入的差分时钟做简单处理后也送到了输出端，方便后期对采样数据的处理。对于LVDS电平在高速电路PCB设计中，进行了特殊的“蛇形”走线方式，以减小信号的反射串扰，同时在差分信号的接收端接入100欧姆的电阻以实现阻抗匹配。

4）基于FPGA的系统控制

采样系统利用FPGA进行时钟芯片AD9518-3的寄存器配置以及对采样数据进行缓存和实时观测，这里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作为控制单元，这款芯片是一款高性价比的FPGA芯片，工作电压为1.2 V，内部集成了24 624个逻辑单元；同时在芯片内部有多达66个M9K存储单元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地实现数据存储；另外芯片拥有多达149个的I/0引脚，内嵌了4个锁相环（PLL），能够满足设计要求。

采用FPGA对整个系统控制的过程如下：FPGA上电复位后，对时钟芯片AD9518-3写入控制字以便完成时钟芯片的寄存器配置，这里的配置过程即时钟芯片产生两路采样时钟的过程，经过配置后，产生两路大小相同，相位相反的差分LVPECL时钟信号；同时采样时钟接入到ADC采样电路以控制采样过程，经过ADC采样通道后的采样数据和采样时钟同时通过异步FIFO处理，实现跨时钟域的数据传递，选取的FIFO深度为256，并将数据缓存到FPGA中，并通过QuartusII软件中内部嵌入式逻辑分析（SignalTap）实时观测FPGA引脚的采样数据，判断采样过程是否理想，对于不理想的数据需要重新进行采样；FPGA缓存的数据可进一步送到上位机中进行误差分析和校正。

2 通道误差的校正

对于理想的时间交替采样系统，第k路采样通道的输出信号表达式为：xk（n）=x（nMTs+kTs），其中 k=0，1，2，…M-1，n为采样点。然而在实际工程应用中，由于不同通道的ADC的采样特性不可能做到完全相同，会不可避免地产生通道失配误差，即偏置误差、增益误差及采样时间误差。三种通道失配误差的存在，将会大大降低系统的性能。设第k路采样通道的偏置误差为 Δok，增益误差为 Δgk，时间误差为 Δtk，则实际采样过程中输出信号表达式为：

对于频率为f0的输入信号，这3种误差在频域中的表现为：信号的频谱点在 ω0（ω0=2π f0）处，偏置噪声的频谱点在 k·ωs/M（k=0，1，2，…M-1）；增益误差和时间误差的频谱点在±ω0+（ωs/M）k（k=0，1，2，…M-1）。 当采样系统的输入频率和采样通道数确定后这3种误差在频域中对应的频谱点都是确定，据此可以进行有效的估算和校正。

这里通道误差估算过程以第一个采样通道作为参考，假设该通道不存在增益误差和时间误差，即Δg0=1，Δt0=0。设信号的采样序列为 x（n），（n=1，2…N-1），则可以得到序列 x（n）的DFT变换为：

根据式（3），可以通过减法运算消除偏置误差，即：

由式（4）得到消除了偏置误差的序列x′k（n），可以由此进行增益误差的估算和校正[5]，首先构造

由此通过除法运算即可消除增益误差，即：

由式（8）得到消除了偏置误差和增益误差的序列x″dk（n），可以由此进行时间误差的估算和校正：

由（10）可知时间误差是由于实际采样时钟发生了αk的偏差引起的，由此可以通过时域插值运算对实际采样点t作一个t-αk的时间偏移以达到校正时间误差的目的。

3 实验结果

根据Cyclone III芯片手册[6]可以知道EP3C25Q240C8芯片中FIFO最大支持的时钟频率为238 MHz，同时校正算法中采样频率和信号频率有fs=f0·N/m，因此实际设计中每个ADC采样通道的采样频率为200 MSPS，整个系统的采样率最终达到400 MSPS。

硬件电路设计完成后，在模拟输入端接入幅值为300 mV，频率为1 kHz，偏置和相位都为0的正弦信号作为模拟输入信号，并将FPGA采集到的数据送到Matlab中进行数据分析和误差校正，两个通道每个通道采样点数为8 000个点，下图4中给出了两路采样数据以及两通道采样数据合并后的采样数据（只取了其中100点采样点的局部图），可以看到，最后得到的系统采样数据确实在相同的采样点数内，采样到的数据量为单通道采样的数据量的两倍，达到了提高采样率的目的；同时，采样数据确实存在着一定的误差，这些误差主要是通道间的失配误差造成的。

通过Matlab软件对采集到的数据进行频谱分析和误差校正，可以得到如下图5和6所示的频谱图，图5中所示的是对采集到的数据进行频谱分析，两个通道每个通道采样点数为8 000个点，从图中可以看到得到的3种通误差点基本上是符合前面推断的，同时通道误差的幅度都比较大，严重影响了采样系统的性能；图6中所示的是经过误差算法校正后采样数据的频谱图，可以看到通道误差基本上得到了校正，系统的信噪失真比和无杂散波动态范围都得到了相应的提高。

4 结 论

图4 采样数据的时域波形Fig.4 The time domain waveform of sampling data

图5 误差校正前采样数据的频谱Fig.5 The frequency spectrum before calibrating the errors

图6 经过误差校正后采样数据的频谱Fig.6 The frequency spectrum after calibrating the errors

本文利用2片ADC采样芯片及外围电路实现了基于时间交替采样技术的ADC系统，同时分析了这种时间交替采样技术固有的3种通道误差以及对ADC系统的影响；通过Matlab软件分析采样数据，观察这种系统的频谱特性，同时分析通道误差的估算和校正方法，并对实际采样系统系统进行了有效地误差校正；实验证明，通过时间交替采样技术确实可以有效地提高采样频率，同时其通道误差可以根据数学模型进行分析进而得到有效地校正，从而提高系统的性能。

[1]Balck W C，Hodges D A.Time interleaved converter arrays[J].IEEE Journal of Solid-State Circuits，1980，6 （15）:1022-1029.

[2]Naoki K，Haruo K.Explicit analysis of channel mismatch effects in time-Interleaved ADC system[J].IEEE Transactions on Circuits and Systems-I:Fundamental Theory and Applications，2001，48（3）:261-271.

[3]Petraglia A，Mitra S K.Analysis of mismatch effects among AD converters in a time-interleaved waveform digitizer[J].IEEE Transactions on Instrumentation and Measurement，1991，40（5）:831-835.

[4]詹东友．时间交替ADC系统实现[D]．杭州：杭州电子科技大学，2013．

[5]张清洪，吕幼新，王洪．多片ADC并行采集系统的误差时域测量与校正[J]．电讯技术，2005（4）：189-193．ZHANG Qing-hong，LV You-xin，WANG Hong.Time-domain measurement and calibration of mismatch errors in multichip ADC time-interleaved systems[J].Telecommunication Engineering，2005（4）:189-193.

[6]ALTERA.Cyclone III device handbook[EB/OL][2014-02-17].http://www.altera.com.cn/literature/hb/cyc3/cyclone3_hand book.pdf.