基于FPGA 硬件测试电路设计和仿真

付 莉

(吉林化工学院 信息与控制工程学院，吉林 吉林 132022)

1 硬件测试电路原理

计数是一种最简单基本的运算[3]，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能。

2 硬件测试电路设计

测试电路由4 个部分组成，即锁相环模块，计数器模块，防抖电路，译码模块，每个部分均由VHDL 语言编写合成图形模块，从上而下组件成系统模块。

锁相环PLL 可以与输入的时钟信号同步， 并以其作为参考信号实现锁相，从而输出一至多个同步倍频或分频的片内时钟，以供逻辑系统应用，以供逻辑系统应用。

由于干扰抖动信号是一群宽度狭窄的随即信号[4]，在串入时，很难整齐地同时使与门输出为1，只有足够的宽度的信号通过此电路，从而起到“滤波”的功能。 译码模块设计中由七段数码显示译码器设计。

3 总体设计

3.1 综合编译

系统利用Quartus Ⅱ自带仿真器， 采用ALTERA 公司Cyclone III 系列的EP3C5E144C8 芯片。该系统的每个模块均在VHDL 语言编辑下完成，实现整体设计电路图。 如图1 所示。

图1 部分整体设计电路

本次设计总共应用了27 个逻辑单元，小于总逻辑单元个数的1%，使用引脚28 个，是总引脚的29%。 总体来看，虽然出现了警告，但是没有错误。 仿真的结果达到了预期效果。

3.2 整体仿真

该设计中输入信号有模拟的时钟信号CLK 和按键k8，输出时为了验证数码管、蜂鸣器、LED 灯等，分别设置了6 个输出按键，仿真波形如图2 所示。 仿真起始延时时间10.175us，并不影响系统性能。 效果较好。

图2 整体电路仿真波形图

4 结论

本文完成了基于FPGA 的硬件测试电路设计和仿真，以PC 机为平台， 利用ALTERA 公司的Quartus II 9.0 软件编译仿真。 可以通过引脚锁定和下载，对PCB 板的实际操作进一步验证本设计的成功性。

[1]戴立江.基于EDA 技术的FPGA 应用研究[D].天津工业大学，2004，(12):10-11

[2]黄艳敏.浅谈电子产品的硬件测试技术[J].单片机与嵌入式系统应用，2010，(02):16-17

[3]王学礼，李根乾，谭玉山.PCB 测试技术研究进展[J].无线电通信技术，2000，(05):27-28

[4]潘松，黄继业.EDA 技术与VHDL(第三版)[M].北京:清华大学出版社，2009