数字跑表的Multisim模块设计与仿真

吴玉新 曹玉萍

1.山东女子学院信息技术学院,山东 济南 250300

2.齐鲁工业大学理学院,山东 济南 250300

引言

数字跑表是一种采用数字电路技术实现“分”、“秒”、“百分秒”数字显示的现代计时装置，与传统的机械式秒表相比，它具有精度高、显示直观、可靠性强、无机械磨损等优点[1]，因而广泛应用于日常生活、工作、体育运动等方面。目前，数字跑表的功能越来越强大，其组成也由过去的纯硬件逐渐发展到现在的单片机、可编程逻辑控制器（PLC）、复杂可编程逻辑器件（CPLD）等可编程器件[2]。笔者在数字电路教学中主要采用计数器等中规模集成电路来组成数字跑表，由于所用集成器件多而导致总体电路结构不清晰，连线杂乱导致电路调试和阅读不方便。基于Multisim仿真软件的层次块功能[1]，本文采用模块设计法，将数字跑表各单元电路设计成模块电路，再将各模块连线成总电路[2]，不仅使其结构变得清晰明了，而且各模块间的连线也变得简洁，既美观又便于阅读；与此同时，由于各模块电路自成一体，可以独立设计、调试和仿真，不仅提高了调试和仿真效率，还有助于团队分工协作设计，对于培养学生的团队协作能力具有十分重要的意义。

1 设计任务

（1）能数字显示百分秒、秒、分钟，最大计时为59分59.99秒；

（2）具有暂停/继续功能；

（3）具有清零/启动功能。

2 系统框图

数字跑表由百分秒信号产生模块、分、秒、百分秒计数模块、显示部分和控制部分组成，其系统框图如图1所示。其中，百分秒信号由555定时器组成的多谐振荡器[3]产生；百分秒是100进制，故由100进制的计数器组成，而秒和分都是60进制，由60进制的计数器组成；显示部分由6个数码管构成，分别显示分、秒和百分秒；控制部分用来实现数字跑表的暂停/继续计时、清零/启动计时功能。

图1 数字跑表的系统框图

3 各单元电路的设计

3.1 百分秒信号产生模块

振荡器用来产生百分秒信号，是数字跑表计时的核心，其频率精度和稳定度决定了计时的准确度，通常选用石英晶体振荡器，若计时精度要求不高，可采用555定时器组成的多谐振荡器[3]。本文采用555定时器组成的多谐振荡器来产生百分秒信号。

图2 百分秒信号产生模块

图3 百分秒信号产生模块内部电路图

在设计百分秒信号产生模块电路时，可设置0个输入端和1个输出端，如图2所示。双击百分秒信号产生模块，在弹出的窗口中点击编辑 HB/SC[1]就可对该模块进行内部电路设计，如图3所示。根据555定时器组成的多谐振荡器的周期公式T≈ln2(R1+2R2)C[3]，可知，若T=0.01s，若令C=1μF，R2=4kΩ，则R1=6.4kΩ，取一个固定电阻5 kΩ与一个可调电阻2 kΩ串联代替电阻R1。

在仿真调试电路时，用虚拟示波器来观测百分秒信号输出，调节可调电阻，使其周期为0.01s，如图4所示。

图4 百分秒信号产生模块仿真结果

3.2 分、秒、百分秒计数模块

分和秒都采用60进制计数器，而百分秒采用100进制计数器，它们都有8个BCD码输出，1个进位输出，1个时钟脉冲输入，1个清零端输入。在设计分、秒、百分秒计数模块电路时，都设置2个输入端和9个输出端。

60进制计数模块和100进制计数模块都选用中规模集成电路74LS160[4]来实现，其中100进制计数模块由两级10进制计数器构成，通过2片74LS160直接级联实现，如图5所示，U16是个位计数器，其输出RCO作为十位计数器U17的进位信号，两者级联实现了100进制计数。

图5 100进制计数模块内部电路图

而60进制计数模块则是由一级10进制计数器和一级6进制计数器连接构成，通过2片74LS160串接实现，如图6所示，U5为个位计数器，其输出RCO作为十位计数器的进位信号，采用反馈置数法[5]将U7和与非门组成6进制计数器，两者串联实现60进制计数。

图6 60进制计数模块内部电路图

在调试计数模块时，为了加快仿真速度，将虚拟的函数信号发生器连接到计数模块的时钟信号输入端I01，并尽量调高矩形波信号的频率，如1000Hz，再将清零输入端I02接高电平，输出端I03～I010连接到两个4输入数码管上，构成计数模块仿真电路。经过仿真测试，100进制和60进制计数模块的仿真结果符合设计要求，调试结果可参见图7。

3.3 显示部分

显示部分采用6个7段显示数码管，2个一组，分别显示分、秒和百分秒的个位数和十位数，若用74LS48译码器，则对应的是共阴极7段显示数码管[6]。本文采用4输入的BCD解码的7段显示数码管[7]，如图7所示，最大可以显示59分59.99秒。

3.4 控制部分

控制部分主要由2个单刀开关和1个电阻构成，用来实现数字跑表的暂停/继续计时、清零/启动计时功能，如图7所示。其中开关J1若断开，则百分秒计数模块无时钟信号输入，数字跑表暂停计时，而J1闭合后，时钟信号重新输入，数字跑表继续计时；其中开关J2若闭合，相当于分、秒、百分秒计数模块的清零端接地有效，则数字跑表的6个数码管全部清零，而J2断开，计数模块清零端无效，则数字跑表重新启动计时。

仿真调试控制部分时，可在上述计数模块仿真电路的基础上添加开关和电阻即可组成仿真电路，在仿真过程中，断开或闭合开关J1，看是否实现了数字跑表的暂停/继续计时功能，断开或闭合开关J2，是否实现了数字跑表的清零/启动计时功能，仿真结果表明控制部分符合数字跑表的设计要求。

4 总电路的仿真调试

上述各单元电路功能仿真调试成功后，即可将各模块连线成总电路：先将虚拟的函数信号发生器接入百分秒计数模块的时钟输入端；再将百分秒、秒和分计数模块级联，从而实现百分秒、秒、分的依次进位；然后将各计数模块的输出信号分别接至6个数码管，实现分、秒和百分秒的数字显示；最后将控制部分接好，以实现暂停和清零功能，这样就构成了数字跑表的整体电路，如图7所示。这里需要说明的是，在总电路仿真调试时，先用虚拟的函数信号发生器代替百分秒信号产生模块，以加快仿真速度，在总电路调试成功后再将百分秒信号产生模块接入即可。总电路连好线后，运行仿真测试，结果表明满足数字跑表的设计指标要求。

图7 数字跑表总电路调试仿真图

5 结束语

利用Multisim的层次块功能，对数字跑表进行了模块设计，并较好地完成了该电路的设计指标要求。数字跑表的模块设计，不仅使总电路结构清晰化，连线美观化，而且有效地提高了电路的设计和仿真调试效率。在数字电子技术及数字电路课程设计中都涉及较复杂的电路设计，而模块设计法巧妙地将看似复杂的总设计任务分解为多个简单的子任务，减弱了学生初次面对数字电路课程设计时的畏惧心理。同时，由于模块电路可独立设计、调试和仿真，还便于团队分工协作设计，对于培养学生的团队协作能力也具有重要的意义。

[1]罗映祥. 基于Multisim 9的数字电子钟设计与仿真[J]. 现代电子技术，2010, 320(9):184-186.

[2]程勇.实例讲解Multisim 10 电路仿真[M].第1版.北京 :人民邮电出版社, 2010:228-241.

[3]康华光.电子技术基础数字部分[M].第5版.北京:高等教育出版社,2006:421-423.

[4]师亚莉，陈东.数字逻辑课程设计实训教程[M].第1版. 北京:人民邮电出版社,2013:187-213.

[5]万琰, 谢海良.基于Multisim 10的任意计数器的设计与仿真[J].世界科技研究与仿真，2008, 30(4):452-454.

[6]董玉冰.基于Multisim 9.0简易数字频率计的设计与仿真[J].长春大学学报，2009,19(6):6-8.

[7]周来秀.基于Multisim的出租车计费器仿真研究[J].中国科技信息，2011, 5:124-126.