一种应用匹配技术的CMOS放大器版图设计

李 亮

(苏州市职业大学 电子信息工程系，江苏 苏州 215104)

一种应用匹配技术的CMOS放大器版图设计

李 亮

(苏州市职业大学 电子信息工程系，江苏 苏州 215104)

模拟集成电路的精度和性能通常取决于元件匹配精度，匹配度直接影响了最终电路的性能，而匹配精度是靠制造工艺和版图来保证的.在分析CMOS模拟版图设计匹配机理和研究常用匹配手段的基础上，深入探讨MOS管叉指结构的共质心版图设计方法，设计一个基本放大器版图，给出详细的放大器输入差分对管和电流镜匹配版图.

版图设计;共质心;匹配;叉指

Abstract:The accuracy and performance of analog integrated circuits often depends on the accuracy of component matching.Matching accuracy is guaranteed by the manufacturing process and layout design，which directly affect the performance of the final circuit.Based on analysis of CMOS analog layout design matching mechanism and study of common matching methods in paper，design methods is deeply discussed on the MOS transistor's common-centroid layout of interdigitated structure.a basic amplifier layout is designed，and the detailed matching of input differential transistors and the current mirror are designed.

Key words:layout design;common-centroid;matching;interdigital

模拟集成电路的版图设计是模拟集成电路设计的重要环节之一，它与前端电路设计和最后的生产流片都是紧密相关的.由于CMOS的制造工艺决定了在集成电路中集成元件的绝对精度较低，如电阻和电容，误差可达±(2%～30%).但是由于芯片面积很小，元件之间排列非常紧密，并且同一芯片的所有元件同时制作(即所有元件处于相同的工艺条件下)，因而所有元件的特性都能有很好的一致性，可以达到比较高的匹配精度，如1%，甚至0.1%［1］.相邻的一对需要匹配的晶体管，其匹配程度可以做得很好，这种特性使匹配晶体管非常适合于运算放大器的差分输入级匹配，以及连接成电阻形式的晶体管组成的电流镜也很容易匹配对称.

1 MOS管匹配版图的影响因素

在高精度模拟电路中，MOS晶体管的失配是一个非常重要的问题，它会产生电压和电流失调，从而降低电路的性能，这种影响会随着电源电压的降低和器件尺寸的减小而变得越来越严重.MOS晶体管失配特征对于精确的模拟电路设计是非常关键的，采用较小尺寸的MOS晶体管会在电学参数中产生很大的偏差，采用较大尺寸的MOS晶体管会浪费芯片面积，同时使电路寄生电容增加，从而会降低电路的速度和增加电路的功耗.失配大体上可分为2类:制造过程中引入的失配和设计中的失配.在大多数情况下，利用各种各样的设计技术可以消除设计中的失配.

失配的产生本质上是芯片电路和版图上不合理的设计加重了芯片工艺制造误差造成的器件性能偏差.产生失配的原因有很多种，因此必须在对失配机理的深入理解的基础上，有针对性地提出匹配性设计，才能有效地改善和减轻某一失配现象.失配定量化的2个指标分别为系统失配和随机失配，随机的失配来源于器件尺寸、掺杂、氧化层厚度以及其它影响器件参数的微观波动.系统失配来源于工艺偏差、接触电阻与电流的不均匀流动与扩散的相互影响、机械应力、温度梯度等原因［1－2］.匹配设计的主要目的是尽量使器件对引起失配的各种原因不敏感，下面介绍一些引起失配的原因以及在设计上消除这些因素的方法.

1.1 MOS晶体管的形状引起的失配

在硅片上生产的图形尺寸不会和版图数据的尺寸完全一致，因为在光刻、刻蚀、扩散和离子注入这些过程中图形会收缩或扩张，掩模板的边缘不会与预期的边缘完全重合，这样导致了工艺偏差.工艺偏差就是指图形的绘制宽度与实际测量宽度之差.MOS晶体管的工艺尺寸、形状、方向都会影响其匹配性.譬如由于栅极面积的增加有助于减小局部形状不规则对整体的影响，所以大尺寸的晶体管比小尺寸的晶体管更易精确匹配.长沟道晶体管比短沟道晶体管匹配得更精确，这是因为沟道边长减小了沟道长度调制效应的影响.

1.2 工艺中刻蚀对MOS管失配的影响

MOS管的硅栅、多晶硅电阻和PIP电容的上下极板都是通过刻蚀掺杂多晶硅薄膜的方法获得的.刻蚀速率的变化使得其最终图形偏离预期，引起失配.对于MOS管，设计中经常会采用梳状栅结构把多个栅电极连接起来.由于刻蚀速率的变化，梳状栅结构会影响到所连接的多晶硅栅条形状.为了达到最佳的匹配效果，应使用金属布线连接多晶硅栅极叉指，如图1所示.

在有源栅区上方不要设置接触孔.MOS晶体管有源栅极上的接触孔有时会引起显著的阈值电压失配，因此，应把多晶硅栅延伸至沟道外，并在厚氧化层上设置接触孔.如果这样不可行，则应尽量减少栅区上方接触孔的数目和尺寸，并将其放置在每个晶体管中的相同位置上.

图1 叉指栅极版图

2 共质心叉指结构版图

将匹配器件远离热源，使匹配器件沿温度梯度的对称轴对称排布，采用共质心的版图结构.通过减小匹配晶体管的质心之间的距离可以减小由于梯度变化引起的失配［1，3］.尽量把版图的质心之间的距离减小为零.共质心版图布局越紧密，就越不容易受到非线性梯度的影响，一个好的MOS版图布局质心应该完全对准而且布局紧凑.

2.1 匹配MOS晶体管的叉指阵列版图

由于沟道长度调制效应对长沟道器件的影响比对短沟道器件的影响小，因此，在模拟电路设计中很少采用最小尺寸的MOS晶体管.绝大多数情况下，MOS晶体管的尺寸会较大，如果版图设计不当，大尺寸的MOS晶体管会引起较大的寄生效应.在版图设计中，常把一个W/L较大的MOS晶体管分成n个相同且并行的MOS晶体管，每个MOS晶体管的沟道宽度为原来的1/n.这样能减小反向偏置PN结引起的寄生电容.被分成多段的MOS晶体管版图做成叉指结构，从而可以构成一个紧凑的阵列.

一个匹配器件被分成相同的几部分，且它们被摆放成对称结构，那么该器件的质心位于穿过阵列的对称轴的交叉点.实际上，可以通过设置两个阵列化的器件使它们有相同的对称轴.如果实现了这一点，那么质心对称原理可以确保两器件的质心重合.表1、表2为共质心叉指结构.

表1 一维共质心叉指结构

表2 二维共质心叉指结构

表1、2所列的对称组合表里，基本上是依照电路设计的考虑而预先设定的一些组合，设计者可以选取适当的组合，依照本身的需要来修改.

如图2所示为一个匹配MOS晶体管的叉指阵列版图，该版图采用AABBAABB叉指结构.

图2中，也可在MOS管两侧各多出一条陪衬多晶硅条，它们的作用是减小刻蚀对最外侧多晶硅条的影响.如果不在MOS管两侧各多加一条陪衬多晶硅条，那么位于器件最外侧的多晶硅极被刻蚀的程度要比器件内部的多晶硅极大，从而导致并行MOS管之间的失配［4］.

图2 叉指阵列版图

2.2 共质心版图设计

共质心版图可以抵消线性梯度效应的影响，它可以采用一维阵列形式，也可以采用二维阵列(通常称为交叉耦合对)形式.如果是一维阵列，从其叉指结构可得到一条对称轴，从分段的对称行可得到另一条对称轴.可以采用ABBA的叉指结构，如图2是一维共质心MOS管版图.可以看出晶体管A、B相对于对称轴虚线对称，且二者的质心重合.图中最右侧A段的漏区在其右侧，最左侧A段的漏区则在其左侧.同样，右侧B段的源区在它的的右侧，左侧B段的源区则在它的左侧，这样每个晶体管包含的段都具有两个相反的方向.如果两个晶体管完全由方向相同的段组成，那么方向对每个晶体管的影响是一样的.如果每个晶体管向左和向右的段数相同，那么不会受到方向的影响，且晶体管匹配很好.如果是二维阵列，从其叉指结构中就可以得到两条对称轴.

图3 交叉耦合MOS晶体管

二维阵列的匹配特性一般优于一维阵列，它能够更好地消除梯度的影响，这是由于二维阵列具有更好的紧凑性和分散性.如图3所示为一个简单的二维阵列，版图实现使用交叉形式，版图不仅排布紧凑，而且满足了方向性规则，主要是由于每个匹配晶体管的两个段方向相反所致.这种版图适合相对较小尺寸的MOS晶体管匹配对.大尺寸交叉耦合对如果使用上述布局，随着阵列变大，从而会由于缺乏分散性导致匹配不好.可以把匹配晶体管分成四段或六段或更多.排列成二维阵列如图4所示为阵列二维共质心版图.

图4 二维共质心版图

3 运放版图匹配设计

放大器电路如图5所示，本文在综合考虑版图的匹配度、寄生效应、可靠性以及布局布线的基础上，完成运算放大器的版图设计.

3.1 尾电流镜象匹配版图设计

对于大多数模拟电路，一般要求MOS管栅极的长度比工艺要求的最小尺寸要稍大一些，这样沟道长度调制对长沟道器件的影响比短沟道器件的影响小.如果版图设计欠妥，大尺寸的MOS管会引起较大的寄生效应.晶体管的源极和漏极只有一个接触孔时的注入电阻很大，通过在源区和漏区加入可能多的接触孔可以减小注入电阻.因此，增加接触孔的数目可以减小接触电阻，增大导电能力，使整个器件的电流负载更加分散.图5电路中P0、P3电流镜象匹配，而且都是大尺寸(27/1)PMOS晶体管，为了确保质心完全对准，版图采用ABBA叉指结构，而且源区、漏区的接触孔尽可能多.

图5 运算放大器电路图

3.2 有源电流镜象匹配版图设计

把需要匹配的有源负载的2个器件拆分成几个并联器件，并采用叉指结构布局，这样可以把工艺参数的梯度变化分摊到2个器件上，从而使两个器件匹配得更好.如图6所示为图5中有源负载N1、N2的电流镜象版图.在电路图中把每个NMOS管拆分成2个并联的MOS管，每个NMOS管W/L尺寸为12/12，那么版图中每个NMOS管的W/L尺寸为6/12.再采用二维共质心AB BA方式进行布局，可以显著提高器件之间的匹配程度.

图6 有源负载匹配版图

3.3 差分输入级匹配设计

在设计中为了减小系统失配，单管采用叉指结构，对匹配度要求比较高的电路—差分输入级，采用了共质心和对称布局方式.对称性要考虑器件以及其周围的环境.差分输入级必须要仔细设计布局，因为输入级的不匹配导致的失真会被输出级放大［5］.

放大器差分输入级中的P1、P2管是差分信号输入端，放置的方式会在很大程度上影响电路的性能.2个管子在布局时可以沿不同方向放置，考虑到在圆片加工及光刻等工艺过程在不同方向存在差异性，这种差异破坏了对称性，结果会产生失配.所以选择将差分输入的2个管子对称放置.电路差分输入级的管子宽长比都较大，采用了叉指结构.这种结构的问题是每个管子横向梯度过大带来输入失调电压较大.为了减小横向梯度这种不利因素，实现高精度匹配，本设计采用了二维共质心布局法，将2个管子分别拆成原来宽度一半的管子，沿对角线放置，形如简单二维结构AB BA，这种布局可以满足大多数叉指结构的规则，但是分散性不是最优，如果二维阵列变大，由于分散性较差，从而使得二维阵列越来越容易受到非线性成分引起的失配.因此，可将差分输入对管拆分成16个并联器件，并采用叉指结构布局.这样每个晶体管的尺寸成为16/1.5，本设计中一个分散性较好的交叉耦合二维共质心结构为，如图 7所示.

图7 输入差分对管匹配版图

接触孔会导致寄生电阻，电阻过大会导致在电阻上损失的电压过大，使整个电路的功耗增加.恰当的版图能使电阻最小，从而减小电路的功耗.如图7所示的叉指结构，用16个PMOS管并联代替原来的1个管子.1个管子的栅接触电阻为Rg，使用叉指结构的栅电阻是原来的叉指结构利用电阻并联特性减小了栅极的接触电阻.

使用保护环，P型环环绕NMOS并接地，N型环环绕PMOS并接电源，一方面可以降低阱电阻和衬底电阻的阻值，另一方面可阻止电子到达BJT的基极.为了加强保护，使用了双保护环.

3.4 电阻版图

多晶硅电阻相对精度较高.某工艺中多晶硅电阻有多晶硅1电阻、多晶硅2低值电阻、多晶硅2高值电阻.由于工艺的影响，多晶硅电阻的线条宽度可以做得很细，因此在相同的阻值下其版图面积占用最小.由于采用了场氧化层作为隔离，所以多晶硅电阻可以承受高达100 V的击穿电压，同时多晶硅电阻的方块电阻可选范围大，阻值精确，因此应用也最广［6］.多晶硅2中的掺杂可分为轻掺杂和重掺杂两种.如果是重掺杂，可以得到方块电阻值为75 Ω/μm2左右的多晶硅2电阻;如果是轻掺杂，方块电阻可高达1 Ω/μm2以上的多晶硅2高值电阻.两种电阻的截面图完全相同.

因为多晶硅2电阻在版图上具有多晶硅1保护层，因而具有比多晶硅l电阻更好的特性，所以在运算放大器中的电阻均采用多晶硅2制成的电阻.如图8所示为运放多晶硅2低值电阻版图.

图8 多晶硅2低值电阻版图

3.5 电容版图

某工艺可提供的电容有:OS电容、多晶硅-绝缘体-多晶硅电容(PIP电容)和金属-绝缘体-金属电容(MIM电容).MOS电容的上极板是MOS管的栅区，下极板是与阱区连接的源漏.PIP电容的上极板是重掺杂的多晶硅P2，下极板是多晶硅GT，PIP电容每单位面积电容为1.0 fF/μm2.相比MOS电容，由于PIP电容采用了场氧化层隔离，因此它具有较小的寄生电容和电阻，参数的精确度比较大，因此运放中的电容和带隙基准源中的电容均采用PIP电容.而ESD保护电路中的电容，不需要较高的精确度，因此可采用MOS电容.

3.6 布局布线

版图中的寄生电容、电阻无处不在，对电路性能会产生负面影响，寄生不仅是某一层对衬底形成寄生，层与层之间、层与层的侧面之间都存在寄生.为了减小寄生对电路的干扰，在绘制版图的时候应尽量避免杂乱无章的布线，避免从管子和重要电路上走线.

在本设计中，布局时规定第一层金属主要是横向布线，第二层金属主要是纵向布线，第一层主要用于局部布线，第二层主要用于全局布线.这样不仅使布线方便与规整，而且可以减小不同层布线之间的寄生电容，同时尽量减小行线长度，而电源和地线必须保证足够的宽度.

3.7 可靠性的版图设计

当大面积的第一层金属直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿，这就是天线效应［7］，大面积的多晶硅也有可能出现天线效应，所以要尽量减小连接栅的多晶和第一层金属的面积，尽量采用第二层金属过渡.当源或漏端是正向偏压时，它会对相邻管子的反偏结注入少子，相邻的NMOS和PMOS晶体管间的少子变化会引发闩锁效应［8］.为了防止闩锁效应，在P管和N管周围分别围上了保护环，并在地线上均匀地设计了很多接触孔以保证衬底和地的充分接触.

综合以上分析，设计的运算放大器版图如图9所示.

图9 运算放大器版图

4 结论

本文结合工艺对模拟CMOS集成电路版图匹配作了详尽的分析和具体的匹配设计，突出介绍了共质心叉指结构的版图匹配，对一维、二维共质心布局做了详尽的分析并给出了对应的设计实例，可供模拟版图设计师参考.给出一个运放版图实例，对输入差分对管和电流镜采用了二维共质心和对称布局方式结构设计，对称性考虑了器件及其周围的环境的影响，实现了很好的匹配效果.最后对版图的布局布线和可靠性设计给出了说明.

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(责任编辑:沈凤英)

A CMOS Amplifier Layout Design Based on Matching Technology

LI Liang
(Department of Electronic Information Engineering，Suzhou Vocational University，Suzhou 215104，China)

TN432

A

1008-5475(2012)02-0023-06

2012-02-14;

2012-03-27

李亮(1979—)，男，内蒙古察右前旗人，讲师，硕士，主要从事微电子技术研究.