基于正交上变频器的宽带DDS设计

江友平，蒋路华

（船舶重工集团公司723所，扬州 225001）

0 引 言

数字直接频率合成器（DDS）由于频率精度高、置频时间快、相位噪声低、相位连续等优点，广泛应用于雷达、对抗、通信以及信号仿真等领域［1］。为了获得纵向分辨率，合成孔径雷达（SAR）和逆合成孔径雷达（ISAR）一般是通过发射大信号带宽实现的。为了获得更高的一维距离像，对信号带宽提出了更高要求，特别是对于线性调频信号，要求瞬时带宽甚至超过2GHz。雷达电子战模拟仿真不仅对频率合成器频率精度、置频时间提出了很高的要求，同时也对瞬时带宽提出了更高的要求。

采用DDS模式的宽带快速频率合成器，其瞬时带宽一般决定于DDS的有效带宽，而目前专用DDS的有效带宽一般都只有几百兆赫兹。尽管已出现了4GHz时钟的专用DDS，甚至可采用8GHz时钟甚至更高时钟频率的数模转换器（DAC）来构建专用DDS，但由于产生的信号带宽太宽，而后端射频变压器的带宽不够，造成信号幅度一致性比较差，即带内平坦度不好，一般是频率越高，差损就越大。以4GHz时钟的专用DDS为例，在1.8GHz带内有15dB的起伏；而且高时钟的专用DDS在高温或低温阶段性能很不稳定，具体表现在对时钟功率的要求比较苛刻，在高温、低温阶段对时钟功率要求差别可能达到15dB以上；对接地要求严格，若是在高低温阶段由于形变造成接地受影响，会直接关系到信号的杂散电平；而由于芯片一般采用砷化镓工艺，功耗都比较大，必需有大面积的接地增强散热，但大面积的接地又会造成形变更大，因此通常会出现未做高低温实验时，信号指标很高，做完高低温实验，谐波杂散就变差的情况。

由于器件的限制，正交上变频很少应用于宽带系统，但目前已经出现了500MHz、1GHz、3GHz、7GHz带宽的I、Q正交上变频器，这样由2个DDS产生频率一致、相位正交的基带I、Q信号，通过正交上变频器，可获得2倍于单个DDS带宽的宽带DDS。

1 正交上变频原理

正交上变频实际上是对基带I、Q信号进行调制，广泛地应用于通信领域［2］。对于2路正交的I（t）、Q（t）基带信号：

式中：A（t）为基带信号幅度；ω为基带信号频率；φ为基带信号初始相位。

其正交本振信号ILo（t）、QLo（t）为：

式中：Ao（t）为本振信号幅度；ωo为本振信号频率；φo为本振信号初始相位。

将信号I（t）、Q（t）分别和正交本振信号ILo（t）、QLo（t）相乘，然后相加：

即可获得频率为（ωo-ω）的信号，当保持I（t）初始相位不变，改变Q（t）初始相位，由90°变为270°时，此时相乘然后相减：

可获得频率为（ωo＋ω）的信号，因此通过正交上变频方式，可获得频率ω∈［（ωo-ωmax），（ωo＋ωmax）］的信号，ωmax为基带最大频率。当要求信号刚好为本振信号频率ωo时，要求ω＝0，有I（t）＝A（t）·cosφ，Q（t）＝A（t）sinφ；当基带信号的初始相位φ为0时，I（t）＝A（t），Q（t）＝0仅为一直流分量，对于基带I（t）、Q（t）信号虽然用户可以控制初始相位φ，但初始相位φ为一相对参考量，仍然可以出现为0的情况，因此若需要本振ωo附近的信号，I（t）、Q（t）信号应保留直流分量，以直流耦合方式输入至I、Q调制端。正交上变频原理框图见图1。

2 原理方案

图1 正交上变频原理框图

本方案中使用现场可编程门阵列（FPGA）控制2路2.5GHz时钟、14bit精度的数／模转换器（DAC）AD9739，2路AD9739分别产生最大1GHz带宽的正交基带I、Q信号，经过适当的衰减匹配之后通过直流方式输入给正交上变频器，和本振信号混频后，通过2GHz带宽带通滤波器，可得到瞬时带宽为2GHz的宽带信号。时钟分配器ADCLK925将2.5GHz的时钟分为2路同相时钟分别送给2路DAC，作为2路DAC的采样时钟。原理方案框图见图2。

图2 原理方案框图

AD 9 7 3 9为ADI公司生产的1 4bit精度、2.5GHz采样率的高速DAC，可以操作于多个Nyquist采样域，片上2组14bit，1.25Gbps低压差分信号（LVDS）数据接口，并且提供输入输出同步数据时钟，同时具有多片同步功能，寄存器控制方式通过串行外接接口（SPI）实现。该DAC功耗低，全速操作时功耗仅为1W，杂散低，带宽宽，在1GHz带宽内，-1 0dBm输出时，谐波杂散可满足-50dBc。

宽带正交上变频器根据带宽和本振频率来选择，主要有ADI的ADL5375和Hittite的HMC 497、HMC697、HMC709、HMC710、HMC815、HMC819、HMC924、HMC925等。

3 DDS核的设计

DDS核设计实际上是正弦查找表的设计，一般FPGA的DDS IP核的频率不会高于550MHz，而方案中需要驱动2.5GHz的DAC。很显然，直接采用单个DDS核不能直接驱动DAC产生1GHz瞬时带宽的基带信号，需要由8个312.5MHz的DDS构建1个2.5GHz的DDS。

从相位概念出发，如果每个312.5MHz DDS频率相同，相位依次相差2πfΔT／8（其中f为信号频率，ΔT为312.5MHz DDS采样间隔），将DDS核按相位由小到大排列，就可以构成8倍于312.5MHz DDS的2.5GHz DDS核，构成框图见图3。

单个DDS内核直接采用Xilinx ISE下的DDS核，时钟频率f设置为312.5MHz，考虑到DAC的位数为14bit，因此，输出动态范围设置为84dBc，同时将相位增量即频率（Phase Increment，公式中用PI表示）和相位偏置即起始相位（Phase Offset，公式中用PO表示）设置为可编程方式，其它参数缺省即可。

图3 2.5GHz DDS核构成框图

本方案构建2.5GHz DDS核产生器，其频率、起始相位任意可设，但设定值并非正常习惯下的绝对频率和相位。

对于普通用户而言，一般只给定DDS绝对频率和相位，这就需要将绝对频率和相位进行转换，获得DDS核所能识别的频率、相位参数。

参数的计算通过ISE下的System Generator工具实现。System Generator为Xilinx针对信号处理而开发的内嵌在Matlab下的DSP工具，能够在Matlab下使用图形化语言、m语言直接生成HDL原码和网表。计算框图如图4所示。

设用户输入频率精度为1Hz，相位精度为1°，每一单个312.5MHz DDS核数据宽度取32bit，相位累加器取32bit，则相位增量常量为：

图4 2.5GHz DDS参数计算框图

式中：fout为输入频率精度，该处为1Hz；Bθ（n）为相位累加器位数，该处为32bit；fclk为每单个DDS核的采样时钟，该处为312.5MHz。

则相位增量偏量△PO为：

式中：n为每单个DDS核的个数，此处为8。

式中：△P为用户输入相位精度，该处为1°。

参数计算完成后就可以构建宽带DDS，8个312.5MHz的DDS核输入的相位增量完全一致，相位偏移依次相差△PO，控制信号完全并接即可。

4 DAC的驱动及其同步

AD9739的工作时钟为2.5GHz，2组LVDS输入每组要求1.25Gbps采样数据率，采用双沿工作方式，同步时钟为625MHz。

显然，FPGA内部逻辑很难达到625MHz的速度，需要采用4路数据325Mbps数据进行合成，采用4∶1输出并串转换器（OSEDES）方式，2组14bit共用28个OSEDES组件。4∶1OSEDES时序框图见图5。

2路DAC要求相位严格正交，因此AD9739必需采用同一时钟的同步模式，否则2路基带I、Q信号相对相位随机，不正交，也就无法实现正交上变频。

图5 4∶1OSEDES时序框图

所以将输入的2.5GHz DAC的时钟通过时钟分配器ADCLK925输出之后，时钟长度严格匹配到2mil以内，在初始化配置2路AD9739时，设置成同步模式，其中一路为主，另一路为从，主的同步输出接入至从的同步输入。

5 结束语

由2个DDS产生频率一致、相位正交的基带I、Q信号，通过正交上变频器，可获得2倍于单个DDS带宽的宽带DDS。采用该方法，不仅有效提高了DDS的信号带宽，而且由于DDS相位精度高，2路I、Q严格正交，镜频抑制高、杂散低。

［1］ 宗孔德.多抽样率信号处理［M］.北京：清华大学出版社，1996.

［2］ 杨小牛，楼才义，徐建良.软件无线电原理与应用［M］.北京：电子工业出版社，2001.