基于SPU的雷达信号处理技术

王晓华

（船舶重工集团公司723所，扬州 225001）

0 引 言

雷达技术的迅速发展对其测距精度和测速精度提出了越来越高的要求，测距精度和距离分辨力取决于信号的频率结构，提高测距精度和距离分辨力，要求信号具有大的带宽。而测速精度主要取决于信号的时间结构，为了改善速度分辨力，信号必须有大的时宽［1］。雷达发现能力、测量精度和分辨力等因素要求具有大时宽、带宽乘积的脉冲压缩信号完成正常及动目标检测功能，这对信号处理硬件平台和软件设计提出了苛刻的要求。

近年来，随着超大规模集成电路技术迅猛发展以及数字技术的日益成熟，雷达数字信号处理由视频向中频乃至更高频率迈进。尤其是数据处理能力不断增强、性能指标不断提高的数字信号处理器（DSP）相继出现，以及超大规模可编程逻辑阵列（FPGA）的问世，为雷达信号处理数字化、软件化实现提供了充分的条件和有力的工具。DSP本身性能的提高使得雷达信号处理设计更为灵活，而采用FPGA设计使得雷达信号处理速度大大提高，两者既密切结合又相互独立。

本文的设计基于SPU电路板硬件平台，载板集成2片TMS320C6455DSP和1片EP2S90FPGA以及双口随机存储器（RAM）和其他外围接口，子板由4片模数转换采集芯片和1片EP2S90构成，子板与载板之间通过32位并行数据以及8对低压差分信号（LVDS）传输。

1 基于SPU板雷达信号处理构架

SPU板构架框图如图1所示。

图1 SPU板构架框图

本文信号处理采用1块通用四通道中频采集子板和1块通用信号处理平台SPU作为主要硬件平台，该平台具有超大规模的FPGA、快速先进的DSP以及大容量的存储器，对于完成实时性要求较高的信号处理，具有较好的适应能力和灵活性。SPU板为一块双DSP、单FPGA的载板（以下简称载板），载板上可栈接一块多路采集子板，本分机设计采用一块通用四通道中频采集子板（以下简称子板），该子板上有4路模数转换器（ADC）和1片超大规模的FPGA，以满足多通道同时采集、数字下变频等功能的资源要求。SPU板用以实现各种动目标处理、正常以及恒虚警处理等功能。

2 实时信号处理实现

2.1 信号数字中频接收

雷达信号中频数字接收功能（如图2所示）在SPU子板实现，主要完成中频信号数字采样以及数字下变频处理，数字下变频由数控振荡器（NCO）、数字混频器、有限持续时间冲激响应（FIR）低通滤波器及抽取器等构成，数字下变频功能均在FPGA内实现。采用相参80 MHz时钟对中频60 MHz信号进行欠采样，由于信号带宽较宽，因此后级的变频滤波采用高阶复数低通滤波器实现。子板4路ADC和1块FPGA可以同时完成信号采集、数字下变频、脉压和抗异步等功能的资源要求。

2.2 脉冲压缩系统实现

脉冲压缩的主要功能是对回波作匹配滤波压缩处理以恢复距离分辨力和提高信噪比。脉冲压缩能让雷达系统发射宽度相对较宽而峰值功率相对较低的脉冲，但可获得和窄脉冲、高峰值功率系统一样的距离分辨率的探测性能［2］。

图2 中频数字接收功能框图

数字脉冲压缩的工程实现有2种方法：时域的卷积法和频域的快速傅里叶变换（FFT）法。由于早期硬件的约束，使时域的卷积法无法实现，多采用频域的FFT实现方法，利用FFT的算法优势，以较少的资源实现大时宽信号的数字压缩，但必须先对信号进行FFT变换、加权，然后进行反FFT变换，其间信号的缓冲、FFT点数的选取、时序的控制等相对复杂。

随着硬件技术的高速发展，采用时域卷积法成为可能，将多种时宽信号时宽扩展为最长的一种，以等阶数的FIR滤波器来设计硬件，虽然耗费芯片资源比较多，但带来的好处是对雷达波形的设计不受时宽限制，脉冲压缩匹配滤波器实现如图3所示。

图3 时域卷积滤波器结构图

由于本系统最长码型64μs，信号进行脉压时是低速（5 MHz）流水进行，滤波器阶数为320阶，即需要1 280个16×16乘法器，而目前最新FPGA也无法提供如此多乘法器资源，因此采用多路复用乘法器提高其速率，减少资源。若乘法器速度提高到80 M，即是原来结构速率的16倍，则滤波器所需的乘法器减少16倍，资源利用效率显著改善。设计改进滤波器结构如图4所示［3］。

图4 改进滤波器结构图

2.3 动目标检测

动目标检测（MTD）是雷达信号处理的一个重要功能，即从运动目标回波和杂波中提取运动目标，抑制固定杂波。动目标检测的主要方法是应用FFT算法。搜索雷达的8／16点FFT是单滑动的，必须在一个距离单元时间0.2μs内完成8／16点FFT。C6455DSP（目前市场上主流产品），1 G主频，使用TI公司提供的优化算法，不计算数据存取读写时间，完成一次16点FFT需3.48μs，不能满足系 统 需 求，因 此 采 用 FPGA 实 现 8／16／32点FFT。

Altera公司提供FFT核，但不是免费使用的，且一些电路设计受限。通过自行设计的FFT模块实现，FFT的FPGA实现通常有2种方法：一种是并行流水结构，以16点FFT为例，输入16路数据同时并行完成加窗、蝶形等运算，其优点是计算速度快、数据吞吐率大，缺点是占用资源太多；另一种是串行结构，其加窗、蝶形等运算按时钟节拍串行完成，最大优点是资源利用率高，同样单一16点FFT逻辑资源是并行方式的1／5，DSPblock资源是并行方式的1／3，运算速率、动态范围等指标均能满足系统要求。8／16／32点串行FFT变换的FPGA实现如图5所示，FPGA芯片使用的是EP2s90，该芯片具有丰富的逻辑、乘法器、随机存储器（RAM）等资源。完成8／16／32点FFT变换所用乘法器32×32位的共12个，占资源25%；存储器M512共25个，占资源5%；自适应查找表（ALUT）约1 000个，占资源不到1%；整个模块因系统需大动态范围采用32×32位的乘法器，占用较多乘法器资源，运行速率可达250 MHz。

图5 串行8／16／32点FFT变换的FPGA实现框图

2.4 非相参积累模块

非相参积累的主要功能是完成方位向回波幅度的滑动积累，提高信噪比，积累结果输出作为背景输出，积累结果恒虚警处理后作为正常视频，受动显／正常视频选择控制输出。

非相参积累在SPU处理板的DSP内实现（如图6所示），再将经脉压处理后的回波数据按时间顺序存入到双口RAM中，DSP将根据脉压后的数据读入片内缓存，根据不同积累点数选择不同的积累窗长，执行相应的积累程序。

其特征在于：由DSP和FPGA互相配合实现非相参处理；在FPGA中断请求下，数据通过外部存储器接口（EMIF）总线完成FPGA与直接存储器存取（DMA）之间传输，DMA再传输给DSP的内部随机存储器（IRAM），由CPU完成变点数积累。

使用DMA提高了数据传输的速率和吞吐率，而且传输过程不占用CPU资源；同时利用DSP设计模式多变、运算功能复杂的模块，而FPGA设计功能相对单一、实时性要求高的模块，通过DSP、FPGA资源合理应用、互相取长补短完成雷达信号处理等各种功能。

图6 非相参积累实现框图

3 结束语

本文采用SPU信号处理硬件平台实现雷达信号处理功能，根据某雷达系统应用表明该平台实时处理能力强，通用性高，且减少了信号处理硬件设备量。

［1］林茂庸，柯有安.雷达信号理论［M］.北京：国防工业出版社，1984.

［2］王希勤.近程低空雷达数字信号处理系统几个关键技术问题的研究与实现［D］.北京：清华大学，1996.

［3］王晓华.基于FPGA的多波形脉冲压缩系统研究与实现［A］.中国电子学会电子对抗分会第十五届学术年会论文集［C］.扬州，2007：526－530.