高精度ADC转换核的设计

徐新宇，黄昀荃，徐 睿

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

高精度ADC转换核的设计

徐新宇，黄昀荃，徐 睿

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

在DSP的A/D转换电路中，转换核电路是整个电路的核心模块，包括时钟电路、采样保持电路（S/H）、MDAC电路、比较器电路、子ADC译码电路、冗余位数字校正电路等。同时转换核电路通常又是整个A/D电路中功耗最大的模块，其性能直接决定了整个A/D转换器的性能。文章介绍了一种l2位25MS/s转换核电路设计。该电路采用TSMC标准数字0.18μm CMOS工艺进行设计，版图面积为1.69mm2。采用Hspice对整个电路进行仿真。仿真的结果表明，电路工作于25MS/s、输入信号频率为6.5MHz时，输出信号的SFDR为75dB、SNDR为60dB，而整个电路的功耗为33.41mW。该设计为高精度DSP的设计提供了良好的技术基础。

流水线ADC；DSP；转换核电路

1 引言

随着数字技术的突飞猛进，DSP系统将A/D转换器作为一个子模块集成到系统内部，应用在便携式数据传输、数字视频和图像处理等系统中[1～5]。而8～l2位分辨率的嵌入式A/D转换器就是这些系统中一个非常重要的组成部分。在这些应用中，如何在保持高采样频率的同时降低功耗及保持高精度是两个很重要的设计要求。整体而言，流水线型结构A/D转换器是同时实现低功耗、高采样率和高分辨率的合理选择。在流水线结构的A/D转换电路中，转换核电路是整个电路的核心模块。同时，转换核电路通常是整个电路中功耗最大的模块，其性能直接决定了整个A/D转换器的性能。本文介绍了运用于一款DSP系统中的12位25MS/s低功耗内核转换电路。

2 转换核电路结构

在ADC中，转换核可细分为时钟电路、采样保持电路（S/H）、比较器电路、MDAC电路、子ADC译码电路和冗余位数字校正电路（RSD correction）等，它们共同协作完成转换工作。此处的流水线型ADC转换核的框图如图1所示。

图1 流水线型ADC转换核示意图

2.1 时钟电路结构

时钟电路以核心时钟AD CLK为输入，经过一系列变化，生成Pipeline ADC电路所需的时钟，特别是两相不交叠时钟，从而为转换提供必要的时序，一个简单的电路框图如图2所示。

图2 时钟电路框图

2.2 采样保持电路

采样保持电路也是转换核的核心电路。电路使用全差分结构，可以很好地消除直流偏置和偶次谐波失真，抑制来自衬底的共模噪声；采用底板采样技术，可以完全抑制采样时刻由开关的电荷注入和时钟馈通引入的非线性误差；采用栅压自举开关，使采样开关栅压随输入信号变化而等量变化，增加开关的线性度，减小谐波失真。电路功能的实现基于一个受两相不交叠时钟控制的单位增益开关电容电路。

采样/保持电路提供对输入信号的采样/保持功能。通过模拟输入通道选择电路选择合适的通道进行采样转换。采样保持电路使用电荷转移式结构，它有两路输入，在内部控制电路的作用下，每次可对任意一路输入进行采样/保持，电路结构如图3所示。

图3 采样保持电路示意图

这里仅绘制了一路，另一路输入与图3中虚线框中的相同，只是它们的时钟信号稍有不同。图中Ф2和Ф3的时序由ADC的采样模式控制，且Ф2在保持相时关闭，Ф3在采样相时关闭。其余时钟信号见右边的时钟示意图。根据电荷守恒定律可以推导出理想情况下的输入输出关系为：

在采样电路中，运算放大器是设计的关键。设计运放的第一步是根据ADC的性能参数估算出运放的设计要求。因此，我们先估算运放的增益和带宽，由运放的有限增益带来的误差叫静态误差。

为了稳定全差分运放输出共模电压，必须设计共模负反馈电路。本文所用的是共模负反馈结构，该结构共用了共模放大器和差模放大器的输入级中电流镜及输出负载。这样，一方面降低了功耗；另一方面保证共模放大器与差模放大器在交流特性上完全一致。因为共模放大器的输出级与差模放大器的输出级可以完全共用，电容补偿电路也完全一样。只要差模放大器频率特性是稳定的，则共模负反馈也是稳定的。这种共模负反馈电路使得全差分运算放大器可以像单端输出的运算放大器一样设计，而不用考虑共模负反馈电路对全差分运算放大器的影响。

2.3 MDAC子电路

采样保持电路、子DAC、减法器和残差放大器共同组成MDAC，即图1虚线框中除开A/D的那部分，MDAC电路结构如图4所示。

图4 MDAC电路示意图

图4中左边的电容，在运放的每个输入端均有8个。在采样相，Ф1为高电平，运放两输入端的电容左边的开关分别接Vin+和Vin-；在残差放大相，这些电容将根据比较器的输出来确定接VREFP、VREFM和VCM中的一个，从而完成残差放大功能。根据电荷守恒定律，可以推导得到理想情况下的输入输出关系为：

上式中，Q为由比较器的输出而得到的值，其值在±8之间，且有这样的规律：它使得最后的输出Vout总是在±（VREFP-VREFM）/2之间。

2.4 冗余位数字校正电路

冗余位数字校正电路将各级子ADC译码电路的输出放在一起，经过处理得到正确的12位二进制码输出，从而得到最终的转换结果。这里采用的是错位相加和高位补齐的算法，即如果某级转换结果的第5位为1，则运算时其左边均补1；如果为0，则运算时左边均补0。最后，各级的转换结果错位相加，如图5所示。最后的转换结果取中间的12位。当各级输出的高两位中，仅第一级的数字码为10，剩余3级均为00时，输出将为1。

图5 RSD校正示意图

3 采样电路的优化设计

采样电容的大小在头几级中主要取决于噪声要求，而在后几级中取决于建立时间。对l2位精度的ADC而言，第一级的电容值由kT/C噪声所限制，该噪声反比于采样电容的大小。为了使电路动态功耗最小，采样电容需要在满足噪声要求的基础上取最小值。同时需要将噪声的幅值控制在1/2最低有效位内。

当电容大小满足由kT/C噪声所决定的最小值时，单级中电容的噪声能量可以表示为：

式中：k为波尔兹曼常数、T为绝对温度值、Vs为动态范围内信号电压的最大幅值、B为ADC位数、f为反馈系数，f的表达式为：

式中：CF与CS分别为反馈电容与采样电容，在单级增益为2时，两者相等；Copamp为OTA 的输入电容，通常明显小于CF与CS；Cload是单级的有效负载电容，可表达为∶

式中：CL为来自下级的负载电容。

4 仿真结果

该电路采用TSMC标准数字0.18μm CMOS工艺进行设计，版图面积为1.69mm2。采用Hspice对整个电路进行仿真，结果如图6所示。仿真的结果表明，电路在工作于25MS/s、输入信号频率为6.5MHz时，输出信号的SFDR为75dB、SNDR为60dB，而整个电路的功耗为33.41 mW。

图6 仿真结果

5 小结

设计了一种ADC转换核电路，该电路应用于12位流水线模数转换器中，以TSMC标准数字0.18μmCMOS工艺实现。该采样保持电路的精度和速度可满足12位A/D转换器的要求。

[1] A.M.Abo, P.R.Gray. A 1.5 V 10 bit 14 3 MS/s CMOS pipeline analog-to-digital converter[J].IEEE J.Solid—State Circuits, 1999, 34∶ 599-606.

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The High Precision of Conversion-core Design in ADC

XU Xin-yu, HUANG Yun-quan, XU Rui
（China Electronics Technology Group Corporation No.58th Institute,Wuxi214035,China）

The conversion core circuit is the hard core in A/D of DSP. It include∶ CLK, S/H, MDAC, et al. Conversion core circuit also is the largest power consumer in ADC, usually. Its character determines the entire ADC. This paper introduces a 12bit 25MS/s conversion core circuit design. This circuit use 0.18μm CMOS technology, and layout is 1.69mm2. Hspice is used for simulating. The results show that∶SFDRis 75dB,SNDRis 60dB, and power is 33.41mW, when the circuit works on 25MS/s, and input signal frequency is 6.5MHz. This work supplies a good technologic base for high precision DSP design.

pipeline ADC; DSP; conversion core circuit

TN432

A

1681-1070（2011）08-0019-03

2011-05-12

徐新宇（1979—），男，江苏滨海人，毕业于电子科技大学微电子系，现在中国电子科技集团公司第五十八研究所从事高性能DSP方面电路设计工作。