第Ⅰ类部分响应系统编译码电路的实现

陈海英

（漳州师范学院物理与电子信息工程系，漳州363000）

部分响应系统利用传输码元间的相关性，改善数字脉冲序列的频谱，从而达到理论上的最高频带利用率2 Baud/Hz，同时部分响应波形“尾巴”振荡幅度小、收敛快，可以降低对定时精度的要求，它在基带传输中得到广泛应用[1]。然而，很多文献只是给出该系统的结构框图，并没有对它的实现进行详细分析[2-4]，因此，本文利用D触发器、运放、比较器和逻辑门设计了第Ⅰ类部分响应系统的编译码电路并进行仿真验证。

1 第Ⅰ类部分响应系统原理

第Ⅰ类部分响应系统的系统框图如图1所示[1,5,6]，它由三个步骤构成。①预编码：将绝对码an转换为相对码bn，防止出现误码传播现象，即an=bn茌bn-1或bn=an茌bn-1。②相关编码：人为地引入码间串扰，提高频带利用率并使“尾巴”收敛快，即cn=bn+bn-1。由于bn有0、1两种状态，则cn有0、1、2三种状态，成为伪三元序列。若bn的0、1状态分别用0 V和5 V（令A=5 V）电平表示，则cn的0、1、2状态分别对应0 V、5 V（A）、10 V（2 A）。③模2判决：直接将收到的c′n模2处理得到接收信息，即an′=[cn′]mod2。实际信道中会叠加上相应的加性噪声，接收到的cn′的大小不再与cn一致，它的电平值不再是上述的三个电平，将可能小于0 V，也可能大于10 V，也可能出现0～10 V中的任何一个电平，因此要在抽样脉冲的控制下进行模2判决，其判决准则为

{cn′＞Vb1或cn′＜Vb2，判为“0”

其中，Vb1、Vb2、为判决门限，且Vb2＜Vb1。

图1 第Ⅰ类部分响应系统的系统框图Fig.1 The system chartof typeⅠpartial response system

2 第Ⅰ类部分响应系统的编译码电路及其M ultisim仿真

根据部分响应系统的原理框图，编码电路如图2所示。先将bn用D触发器74LS74延时一个码元时间即得到bn-1（D触发器使用+5 V电源供电，时钟信号就是位同步信号BS），然后将bn-1与an一起送到异或门的两个输入端，输出就是bn，实现了预编码。最后将bn与bn-1送到运算放大器UA741的同相输入端，实现相关编码cn=bn-+bn-1。此时cn有3种电平值：0 V、5 V、10 V。为了留有一定的电平范围，UA741的正电源接+15 V，负电源接-5 V。

图2 第Ⅰ类部分响应系统的编码电路Fig.2 The coding circuitof typeⅠpartial response system

部分响应系统的译码电路如图3所示。这里先用窗口比较器对cn′进行模2处理[7]，然后用D触发器74LS74进行抽样判决得到接收信息an′。窗口比较器由电压比较器和与门构成，涉及到模拟电路和数字电路的互接问题，故电压比较器选用集电极开路的LM119，电源供电与UA741一致。由于集电极开路，电压比较器的输出端需接上拉电阻R5、R6以及+5 V电源，这样与门的输出电压Un就和数字电路匹配，因此，窗口比较器的电压传输特性如图4所示（UOH≈5 V），实现了cn′的模2处理。

图3 第Ⅰ类部分响应系统的译码电路Fig.3 The decoding circuit of typeⅠpartial response system

图4 窗口比较器的电压传输特性Fig.4 The voltage-transfer characteristic ofwindow comparator

假设信道中不存在噪声，将上述设计的电路在Multisim[8-11]中进行仿真，用四通道示波器Tektronix Oscilloscope观察各个点的波形如图5所示。输入信号an是码速率为5kBaud的伪随机二进制序列。由图5可见，该编译码电路能正常进行编码和译码，只是恢复的an′比an延时了一个码元宽度。

图5 第Ⅰ类部分响应系统的仿真结果Fig.5 The simulation results of typeⅠpartial response system

3 结论

由D触发器、集成运放、电压比较器和逻辑门即可构成第Ⅰ类部分响应系统的编译码电路。该电路简单、容易实现，对部分响应系统的研究具有一定的价值。

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