LTE中变速率FIR滤波器的FPGA实现

张晓文， 王江宏

（上海贝尔，上海 200070）

0 引言

近年来，LTE通信技术发展迅速，国内外各大通信公司和研究机构都加大了对其投入和研究。考虑到通信设备制造商和运营商的产品升级成本开销，因此很多通信标准存在一定的兼容性。在 LTE-TDD通信系统中，其信号采样率为15.36MHz，而Wi-max通信系统中其采样率为11.2MHz。为了在LTE中使用Wi-max基站，因此首先需要对其进行变速率滤波[1-3]。

本文正是基于以上考虑，使用了 ALTEAR公司提供的DSP BUILDER ADVANCED产品中的分数速率FIR滤波器，从而在FPGA中实现变采样率。但是，由于FIR滤波器存在群时延，FPGA实现存在流水线固有延时，这样信号经过滤波器后有可能会引入分数时延，同时导致相位旋转。一般来说，FIR滤波器阶数较高，这样时延也就较大，因此为了避免终端对其进行复杂的基带处理，就非常有必要在信号经过滤波后就对其进行时延补偿[4]。

1 系统模型和分析

易知，下行链路中采样率由15.36 MHz变为11.2 MHz，需要做38/45的分数滤波。考虑到这种情况下单级FIR滤波器实现的阶数太高，FPGA目前无法实现，因此采取7/8（7表示插值因子，8表示抽取因子）和5/6两级FIR变速率滤波。反之，上行链路需要采取6/5和8/7两级FIR变速率滤波[5]。本文中，系统仿真模型如下页图1所示。

模型中假设子载波个数为600，子载波间隔为15 kHz。7/8 FIR和 5/6 FIR分别工作在15.36×7 MHz和 13.44×5 MHz两个时钟域，FIFO用来做时钟域切换。另设发送端FIR输入信号为 x( n)，FIR滤波器的传输函数为 h( n)，FIR输出信号为 y( n)，用公式表示为：

其中，f(i)为FIR滤波器的系数，M为滤波器系数个数。

其频域表示为：

其中，N表示FFT点数，N等于1024。

滤波器的群时延为：

由于输入信号x(n)的采样率为15.36 MHz，7/8 FIR滤波器的采样时钟为15.36×7 MHz，抽头数为97，由式（5）知，其群时延为48Ts1。另外，设其硬件时延为29Ts1，得到总时延为77Ts1，其中Ts1为7/8 FIR滤波器的采样间隔。同样，5/6 FIR滤波器的采样时钟为13.44×5 MHz，抽头数为145，群时延为72Ts2，硬件时延为28Ts2，总时延为100Ts2，其中Ts2为5/6 FIR滤波器的采样间隔。这样，信号经过两级FIR滤波器产生的总时延为（77×5/6）Ts1+100Ts2。相应地，对应到上述仿真模型中，由式（3）和式（4）知，信号将产生（77×5/6+100）×15 kHz的相位偏转。如此大的相位偏转，对于基带处理来说显然是不现实的。同时可见，上述时延带有分数延时，也就是说它对应的是一个分数倍的采样点，这在信号经过两级FIR滤波后，在时域是无法对其进行完全时延补偿的[6]。

因此，本文提出了一种新的时延补偿方法。在初始阶段，信号经过每级FIR滤波器之后都对其进行时延补偿。这样既避免了分数时延补偿问题，也解决了相位旋转问题。具体实现步骤如下：

① 对于7/8 FIR，计算其时延即采样点数M并保存；

② 生成对应滤波器采样时钟的控制信号；

③ 由于输入的是连续数据流，所以仅在系统起始阶段通过以上控制信号去除M个采样点；

④ 以此类推，对于5/6FIR、6/5FIR和8/7FIR采取类似处理方式。

2 滤波器设计和验证

对于L/M FIR，我们先对信号进行L倍插值，即每两个点之间插L-1个零，再通过低通滤波器，然后再做M倍抽取，即每M个点抽取一个数据[7]。其中，低通滤波器的设计是实现关键之一，本文采用的是 Kaiser窗函数实现法[7-8]。用公式表示为：

其中，hd(n)表示低通滤波器的冲激响应，w(n)为窗函数：

其中：

其中，As为阻带衰减（dB）。

以7/8 FIR滤波器为例，采样kaiser窗函数设计法，滤波器阶数设为96阶，通带截止频率设为1/8，β因子按照式（8）其幅频响应如图2所示。

使用ALTERA公司的StratixGX系列FPGA器件实现上述滤波器组，综合后其资源利用情况如表1所示(单位%)。

表1 FPGA资源分布

按照上述滤波器设计和时延补偿方法，经过FPGA在板测试结果分析，可得到信号经过两级 FIR滤波器，再经过64QAM解调后，其星座图如图3所示。

为简便起见，本文中EVM的计算公式如下：

其中， NORM( X )表示对向量X求二范数，S_REC表示接收向量，S_REF表示参考向量。

为了对比，假设信号经过FIR滤波器后不做时延补偿，其星座图如图4所示。

由以上分析可见，信号经过本文设计的FIR变速率滤波器并作时延补偿后，失真很小，EVM 小于 1%，满足系统要求。

3 结语

本文通过使用ALTERA公司的DSP builder Advanced，在FPGA上设计实现了分数速率滤波器组,使系统采样率由15.36 MHz变为11.2 MHz,然后又由11.2 MHz变回15.36 MHz。同时，为了防止分数时延，从而导致相位偏转，通过滤波器组生成的控制信号，对各级滤波器进行时延补偿。通过MATLAB仿真和板级测试表明，该 FIR滤波器性能跟理论分析一致，占用硬件资源较小。另一方面，关于时延补偿，只要时延固定且较小，理论上应该也可以在基带通过频偏补偿来实现，需要进一步研究。

[1] 蔡晓涛, 高宏峰,卜祥强. 基于遗传算法的 FIR可变分数延迟滤波器设计[J].通信技术,2008,41(12):33-36.

[2] 秦志强，张水莲，孙萍.阶数可变的成形滤波器FPGA实现[J].通信技术,2009,42(3):47-48.

[3] Maruyama S. Mobile Terminals Toward LTE and Requirements on Decive Technologies[J].IEEE Symposium on VLSI Circuits,2007,88(07):787-790.

[4] Lu W. Broadband Wireless Mobile3G and Beyond[M].NewYork: Wiley,2002:11-18.

[5] Crochiere R E, Rabiner L R. Interpolation and Decimation of Digital Signals-A Tutorial Review[J].Proc. IEEE, 1981, 69(03):300-331.

[6] Proakis J G, Manolakis D G. Digital Signal Processing:Principles, Algorithms and Applications[M].Third Edition.Macmillan, NewYork: NY,1996:104–230.

[7] Proakis J G, Manolakis D G. Introduction to Digital Signal Processing[M].New York: Macmillan Publishing Company,1998.

[8] Bellanger M.Digital Processing of Signals[M].New York:Wiley &Sons, 1984.