一种新型的位同步电路的设计与硬件实现

尚 海， 周渊平， 莫武中

（①四川大学 电子信息学院，四川 成都 610064；②中山大学 信息科学技术学院，广东 广州 510275）

0 引言

随着数字通信技术的迅速发展,无线接收处理数字化应用已越来越多,对接收部分的功能(如短时突发信号接收)和速度的要求也越来越高。作为无线接收方的重要组成单元,位同步模块在无线数字传输领域里具有十分重要的作用,它直接影响到数字接收机的稳定性和可靠性。在数字通信系统中，同步技术是非常重要的，位同步也是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。系统能否有效、可靠地工作,在很大程度上取决于是否有良好的同步系统[1-2]。

传统的同步电路设计方法有插入导频法和直接法，电路实现和技术过于复杂，而且对系统性能有一定的影响。如插入导频法可能会因为导频和信号间的滤波不好而引起互相干扰，或因为信道不理想引起导频相位的误差，同时插入导频法要多消耗一部分不带信息的功率。因此与直接法比较，在总功率相同条件下实际信噪功率比要小一些。直接法的缺点是会出现相位模糊，且相位误差要小，分频器的分频比要很高[3-4]。本文设计了一种用D触发器实现的同步电路方案，有效克服了传统方法中的问题，电路实现方便，输入主频低，干扰小，同步结果精确，频率跟踪范围较宽，使用新颖的技术实现加减脉冲，硬件实现后电路稳定，性价比高。

1 同步电路设计原理图及工作原理

1.1 原理图

同步电路是用来在系统接收端产生一个频率和相位与发送端传输数码脉冲序列的频率和相位一致的脉冲序列,使接收端能够正确地判决所发的码元。同步电路对数字通信系统是非常重要的。

本文提出的新型同步电路设计原理图如图1所示。

图1 同步电路设计原理

整个电路设计涉及元器件数量少，实现起来非常方便，电路模块主要有：由D触发器1和2组成的时钟超前/滞后检测单元，由D触发器5和6组成的上升/下降沿检测单元，上升沿同步单元由D触发器3实现，超前/滞后脉冲合并单元，由D触发器4组成的时钟反转单元，由一个非门和三个与非门组成正反时钟选择器单元，D触发器7完成吞脉冲控制单元，分频器单元。

1.2 同步电路工作原理分析

如图1所示，时钟滞后/超前检测电路主要完成相位检测功能。上升沿同步电路用来检测当时钟滞后时，输入时钟的上升沿；超前/滞后脉冲合并电路和时钟反转电路一起完成上升沿的跟踪，使超前或滞后脉冲在每个上升沿跳变，以便后面准确的进行加减脉冲；正反向时钟选择器和吞脉冲电路来实现加脉冲或减脉冲，这也是本方案的新颖之处。上升沿检测，下降沿检测电路和吞脉冲控制电路用来产生吞脉冲信号。

INPUT是参考时钟信号输入，当分频器输出的位同步信号CLK相位滞后参考时钟信号时，时钟滞后检测电路D触发器1的Q端会输出一个时钟滞后脉冲信号a，此时时钟超前检测电路输出时钟超前脉冲信号b为高电平，信号a再经过上升沿同步电路，检测出下一个时钟上升沿，使时钟滞后脉冲信号a的上升沿与输入时钟的上升沿保持同步，然后信号a，信号b经过超前/滞后脉冲合并电路，由于b为高电平，与门1输出还是信号a，D触发器4完成时钟反转功能，使信号a在每个上升沿反转，这样当时钟反转信号d经过正反向时钟选择器后会在d的每个跳变沿附加一个脉冲，b为高电平时，吞脉冲控制电路输出吞脉冲信号e也为高电平，这样信号e和f经过吞脉冲电路后不会减掉脉冲，进而实现加脉冲功能，使分频器输出位同步时钟相位向超前方向变化一个时钟周期，如果CLK相位还是滞后，则连续加脉冲，直到输入参考时钟信号与CLK基本同步，此时电路达到动态平衡，前一个调整周期加脉冲，后一个调整周期减脉冲。滞后情况下有关点波形如图2所示。

图2 CLK滞后时各点波形

当分频器输出的位同步信号CLK相位超前参考时钟信号时，时钟超前检测电路D触发器2的Q端会输出一个时钟超前脉冲信号b，此时时钟滞后检测电路输出时钟滞后脉冲信号a为高电平，信号a再经过上升沿同步电路，输出仍为高电平，直到出现CLK滞后的情况，然后信号a，信号b经过超前/滞后脉冲合并电路，由于a为高电平，与门1输出还是信号b，D触发器4完成时钟反转功能，使信号b在每个上升沿反转，此时上升沿下降沿检测电路检测到下一个时钟周期的一个上升沿和下降沿，经过吞脉冲控制电路后，输出一个吞脉冲信号e，e使进入与门3的高频时钟脉冲减去一个脉冲，实现减脉冲功能，使分频器输出位同步时钟相位向滞后方向变化一个时钟周期，如果CLK相位还是超前，则连续减脉冲，直到输入参考时钟信号与CLK基本同步，此时电路达到动态平衡，前一个调整周期加脉冲，后一个调整周期减脉冲。进而实现输出信号频率对输入信号频率的自动跟踪。超前情况下有关点波形如图3所示。

图3 CLK超前时各点波形

2 性能仿真测试及硬件实现

2.1 仿真参数及环境

频率选择1.6 MHz，便于16分频后参考同步信号频率值的选取；VCC选择6 V，根据芯片的额定电压而定。电路仿真在广泛应用的电路仿真软件环境中进行。

仿真结果如图4和图5所示，上面的信号波形是参考时钟输入，下面的是分频器输出位同步信号。由图4表示开始运行时位同步信号滞后参考时钟输入，图5表示同步建立后动态平衡状态波形。

图4 运行初波形

图5 同步后波形

本文设计方案的优点：

① 电路输入主频低，干扰小；

② 电路硬件实现简s，可以用较少的硬件资源实现，性能非常稳定；

③ 实现加减脉冲功能的技术新颖，可实现半脉冲加减，结果准确。

2.2 硬件设计

元器件选择方面：应该选择同系列的芯片，如这里全选择 74系列芯片，这样可以避免因芯片间的兼容性，额定电压等引起的不必要的误差。本设计采用同系列Philips公司的双D上升沿触发器74HC74[5],分频器74HC393[6],2输入与非门 74HC00[7],反向器 74HC04[7]和 2输入与门 74HC08[7]来实现，芯片性能稳定，价格也较低，这样也使电路测试数据更佳，性价比较高。最后利用 EDA设计工具完成了电路原理图的绘制和电路PCB板的制作。

2.3 性能测试数据

相位误差(精度)eθ分析：输入参考信号相位与由高稳定时钟输入振荡器产生的经过n分频后的位同步相位脉冲进行比较，根据得到的超前或滞后误差，加以调整，在一个码元周期T内相当于（360°相位内）加半个或扣除半个脉冲。由于在一个位同步信号周期内由晶振产生的脉冲个数为n个，因此最大相位调整为

由式(1)可知：与传统的方法相比，在相同输入频率和分频比的情况下，此电路的相位误差减小了50%。

硬件模块测试：分频器选择接32分频比时：当高精度时钟输入为24 MHz，输出位同步信号在0.75 MHz左右调整，跟踪范围为22 kHz左右；时钟输入为12 MHz时，输出位同步信号在375 kHz左右调整，跟踪范围为12 kHz左右。

分频器选择接16分频比时：当时钟输入为24 MHz时，输出位同步信号会在1.5 MHz左右进行调整，跟踪范围为120 kHz左右；当时钟输入为8 MHz，输出位同步信号在500 kHz左右调整，跟踪范围为80 kHz左右。

由测试数据可得：当硬件电路分频器采用32分频比时，跟踪范围在2.8%～3%之间，性能良好。

3 结语

本文提出并论证实现了这种新型的位同步电路设计方案，解决了传统位同步提取方法中的问题，整个电路设计用同系列数字化芯片硬件实现后，测量结果准确，误差小，跟踪范围比较宽，输入主频低，干扰小，电路稳定。由硬件测试结果可知，位同步的精度范围与晶振时钟输入频率，和选择分频器的分频比都有关系，输入晶振频率大，分频比低，跟踪范围较宽，跟踪精度会相对变小。因而实际应用时，要根据通信系统的具体参数要求进行合理选择。

[1] Sklar B. 数字通信基础与应用[M].第2版.北京：电子工业出版社，2002:458-494.

[2] 王海波.新一代移动通信系统中的同步技术研究[J].通信技术，2007,40(10):50-58.

[3] 赵为春,刘丹谱,乐光新. 一种多径超宽带系统符号同步方案的实现[J].通信学报,2004,25(12):158-165.

[4] 陈启兴,任国强,吴钦章.基于脉宽调制技术的位同步[J].通信技术，2008,41(09):1-2,5.

[5] Philips Semiconductors.2003.7, 74HC74 DATE SHEET[S].The Netherlands：Philips Semiconductors,2003.

[6] Philips Semiconductors.1990.12, 74HC393 DATE SHEET[S].The Netherlands：Philips Semiconductors,1990.

[7] Philips Semiconductors.2003.1,74HC00,74HC04,74HC08 DATE SHEET[S].The Netherlands：Philips Semiconductors,2003.