高速差分信号的互连设计

赵增辉,刘中友,彭圻平

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

随着高速数据业务需求的增加,如何高质量地解决高速IC芯片间的互连变得越来越重要。芯片间互连通常有 3种高速差分信号：LVPECL(Low Voltage Positive Emitter-Coupled Logic)、LVDS(Low-Voltage Differential Signals)、CML(Current Mode Logic)。在设计高速数字系统时,经常遇到不同接口标准IC芯片间的连接,为解决这一问题,本文首先简要介绍每一种差分信号的主要特征,进而知道如何进行直流偏置,如何进行信号的互连设计。

1 主要的高速差分信号

1.1 LVPECL

LVPECL通常用于高速数据的串行或并行连接,标准的输出负载是通过50 Ω阻抗跨接至V cc-2 V的电平上,在这种负载条件下,OUT+与OUT-的静态电平典型值为V cc-1.3V,OUT+与OUT-输出电流为14mA。LVPECL的信号摆幅为800mV,输出阻抗很低(典型值为4～5 Ω),因此它有很强的驱动能力。但是,当LVPECL的输出端通过传输线驱动负载时,应特别注意传输线路的阻抗匹配,防止低阻抗造成的失配导致信号时域波形产生“振铃”现象。LVPECL的输入是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到V cc-1.3 V,这样允许的输入信号电平动态最大。

1.2 CML

CML是一种简单的高速接口,它的输入与输出是内在匹配好的,从而减少了外围器件,更适合于在较高的频率工作。CML接口典型输出差分对集电极电阻为50 Ω,输出信号高低电平切换是靠共发射极差分对开关控制。差分对发射极到地恒流源典型值为16 mA。假定CML输出负载为一个50 Ω上拉电阻,此时单端CML输出信号摆幅为 V cc～V cc-0.4 V。在这种情况下,差分输出信号摆幅为800 mV,共模电压为 Vcc-0.2 V,信号摆幅较小,功耗很低。但是CML接口自身驱动能力有限,多用于芯片间较短距离高速信号的互连。

1.3 LVDS

LVDS又称 RS644总线接口,最基本器件就是LVDS驱动器和接收器。LVDS驱动器由驱动差分线对电流源组成,电流通常为 3.5 mA,负载阻抗为100 Ω。LVDS接收器具有很高输入阻抗,因此驱动器输出大部分电流都流过100 Ω匹配电阻,并在接收器输入端产生大约350 mV电压。当驱动器翻转时,它改变流经电阻电流方向,因此产生有效逻辑“1”和逻辑“0”状态。LVDS在 2.4 V的低电压下工作,单端信号摆幅最低为200 mV,功耗低,适合做并行数据传输。

2 高速信号间的互连

高速信号间的互相连接主要通过直流耦合和交流耦合2种形式进行。下面主要以LVPECL到LVPECL、LVPECL到CML以及LVPECL到LVDS为例,详细介绍信号互连的基本原理和实现方案。至于其他互连情况,读者可以参考下面的例子自行推导即可。

2.1 LVPECL到LVPECL的连接

2.1.1 直流耦合

LVPECL标准的输出负载是通过50 Ω阻抗跨接至V cc-2 V的电平上,这就构成了直流耦合的主要依据,直流耦合如图1所示。

图1 LVPECL直流耦合

该电路需要满足以下方程：

在3.3V供电时,电阻按5%的精度选取,R1为130 Ω,R2为82 Ω。而在5 V 供电时 ,R1为 82 Ω,R2为130 Ω。

2.1.2 交流耦合

LVPECL与LVPECL的交流耦合方式如图2所示。在交流耦合输出到50 Ω的终端负载时,要考虑LVPECL的输出端加一直流偏置电阻。LVPECL的输出共模电压需固定在Vcc-1.3 V,在选择直流偏置电阻时仅需该电阻能够提供14 mA到地的通路。LVPECL输入直流偏压应固定在 Vcc-1.3 V,输入阻抗应该等于传输线阻抗。

图2 LVPECL交流耦合电路

该电路需要满足以下方程：

求解得：3.3 V 供电时：R1=142 Ω,R2=82 Ω,R3=130 Ω;

5 V 供电时 ：R1=270 Ω,R2=68 Ω,R3=180 Ω。

然而这种方式给出的交流负载阻抗低于50 Ω,在实际应用中,3.3 V供电时,R1可以从142 Ω到200 Ω之间选取,5 V供电时,R1可以从 270 Ω到350 Ω之间选取,这样输出波形可以达到最佳。

2.2 LVPECL到CML的连接

2.2.1 直流耦合

在LVPECL到CML的直流耦合连接方式中,需要一个电平转换网络,如图3所示。该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小,以保证 LVPECL的输出经过衰减后仍能满足CML输入灵敏度的要求;另外还要求LVPECL端的负载阻抗近似为50 Ω。下面以CS1331的CML输入为例说明该电平转换网络。

需要满足以下方程组：

由于LVPECL的最小差分输出摆幅为400 mV,而CS1331的输入灵敏度为50 mV,因此电阻网络的最小增益必须大于 50 mV/400 mV=0.125。当V cc=3.3 V时,求解上面的方程组,得到 R1=182 Ω,R2=82 Ω,R3=290 Ω,VA=1.35 V,VB=3.11 V,G=0.147,ZIN=49 Ω。LVPECL 到CS1331的直流耦合结构如图4所示,对于其他的CML输入,最小共模电压和灵敏度可能不同,可以根据上面的考虑计算所需的电阻值。

图4 LVPECL到LVDS的直流耦合电路

2.2.2 交流耦合

LVPECL到CML的交流耦合方式如图5所示。根据2.2节的分析,需要在LVPECL两个输出端增加偏置电阻,当V cc=3.3 V时,电阻值选取范围可以从142 Ω到 200 Ω。由于LVPECL的输出信号摆幅大于CML的接收范围,可以在信号通道上串一个电阻。当阻值为25 Ω时,CML输入端的电压摆幅变为原来的0.67倍。

图5 LVPECL到CML的交流耦合连接电路

2.3 LVPECL到LVDS的连接

2.3.1 直流耦合

LVPECL到LVDS的直流耦合结构需要一个电阻网络,设计该网络时需要考虑以下几点：首先,当负载是50 Ω接到Vcc-2 V时,LVPECL的输出性能是最优的,因此考虑该电阻网络应该与最优负载等效;然后还要考虑到该电阻网络引入的衰减不应太大,LVPECL输出信号经衰减后仍能落在LVDS的有效输入范围内。注意LVDS的输入差分阻抗为100 Ω,或者每个单端到虚拟地为50 Ω,该阻抗不提供直流通路,这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL到LVDS的直流耦合所需的电阻网络需满足下面方程组：

解方 程 组得 ：R1=82 Ω,R2=130 Ω,R3=130 Ω,VA=1.14 V,RAC=51.8 Ω,RDC=62.8 Ω,Gain=0.337。如图4所示,假定LVPECL单端最小输出电压为300mV,在LVDS的输入端可达到100mV,能够满足其灵敏度要求,如果LVPECL的最大输出为1 V,LVDS的单端输入电压则为337 mV,同样可以满足指标要求。

2.3.2 交流耦合

LVPECL到LVDS的交流耦合结构如图6所示,根据2.2节的分析,需要在LVPECL两个输出端增加偏置电阻,当V cc=3.3 V时,电阻值选取范围可以从142 Ω到200 Ω。同时信号通道上一定要串接50 Ω电阻,以提供一定衰减。LVDS的输入端到地需加5KΩ电阻,以提供近似0.86V的共模电压(LVDS允许输入共模电压从0.2～2.2V范围内变化)。

图6 LVPECL到LVDS的交流耦合电路

3 交流耦合电容的选择

当利用交流耦合结构时,耦合电容的选取应特别小心,该电容与负载阻抗一起构成高通滤波结构,非归零的连0或连1出现时,电容会造成接收端电压下降,产生过零点偏移,造成信号的抖动。

根据一阶高通RC网络的时域分析,经过计算：对于2.5 Gbps系统,当电容值为6.2 nF时,抖动为13 ps;当电容值为100 nF,抖动为1 ps;且电容值越大,抖动越小。但是实际的电容还需要考虑寄生阻抗,具体表现为寄生电阻(ESR)和寄生电感(ESL),寄生阻抗会导致信号产生反射;并且寄生阻抗越大,反射越强,严重降低信号的传输质量。在高频传输的情况下,容值越大,寄生阻抗越大。因此,交流耦合电容的选择并不是越大越好。对于2.5 Gbps的传输速率,采用10 nF的电容,可以取得较好的效果。

4 结束语

综上所述,高速信号的互连通常有直流耦合和交流耦合2种方式实现。相对于交流耦合而言,多数情况下,直流耦合方案需要比较复杂的电阻分压网络匹配驱动端的输出和接收端的输入共模电压。为了简化电路设计,对于具有同种驱动电平的同类高速差分信号的互连建议采用直流耦合方式实现;其他互连情况建议采用交流耦合的方式实现。

[1]IEEE Standards Department：Draft Standard for Low Voltage Differential Sijnals(LVDS)for Scalable Coherent Interface(SCI),Draft 1.3 IEEE P1596.3-1995[S].

[2]ARSENAL CS1331/33/34/36/37/39 ASSP Hardware General Specification Issue 3.4 February 2[S],2007.

[3]Electrical Characteristics of Low Voltage Differential Signaling(LVDS)Interface Circuits(ANSI/TIA/EIA-644-A-2001),TR-30.2[S],March 1996.