张华冲,王晓亚
(中国电子科技集团公司第五十四研究所,河北石家庄050081)
QAM是一种频谱利用率较高的调制方式。在频谱资源日益紧张的今天,越来越多的领域采用了这一调制方式,如有线视频广播(DVB-C)、宽带接入和SDH等许多高速通信系统中。
由于收发双方本振频率存在必然的差异,这样就导致收发双方载波频率会有微小的偏差,传播延时还会造成载波相位的偏移。在接收机中收发双方的延时一般是未知的,并且AD采样还会产生采样频偏与相偏,这些是解调器中的载波同步与符号同步需要解决的问题。信道衰减、多径、白噪声干扰和回波叠加等非理想因素的影响使得QAM信号经过信道传输后产生了幅度、频率和相位失真,造成码间串扰(ISI),严重的码间串扰甚至使通信中断。QAM调制信号、幅度和相位上都携带有信息,对信道失真尤其敏感,所以QAM信号的解调还应当包含自动增益控制(AGC)和均衡等环节。
随着ADC采样频率的提高以及高速数字信号处理芯片的发展,模数转换模块的位置逐渐向着射频方向移动。现阶段在中频实现数字化比较合适。这里采用全数字接收机的结构,采用固定速率采样,数字下变频以及所有的基带处理都在FPGA芯片内部完成。中频采样信号首先给AGC模块提取幅度误差,对信道增益进行调整。幅度合适的采样信号与两路正交的数字载波信号相乘进行混频,低通滤波,得到两路零中频信号。数字下变频确保了IQ两路信号的幅度、相位的一致性。符号同步环路采用对载波频偏不敏感的鉴相算法对两路正交的零中频信号进行内插滤波处理,得到判决时刻的采样值,但是该值带有频偏和多径因素等造成的失真,载波恢复环路去除载波频偏和相偏,均衡模块对码间串扰进行校正。在实际中,根据信道失真的程度,均衡器可以在载波环前或载波环后,为了达到最佳的解调性能,在本设计中采用了载波环与均衡器的联合实现。解调器总体结构框图如图1所示。
图1 QAM解调器总体结构框图
在全数字接收机中,采用异步采样方式,即采样时钟频率发送的符号速率不相关,而是一个固定时钟频率,采样点中不一定不包含判决时刻。由于采样不同步而引入的采样频率和相位误差,需要用数字信号处理的方法来补偿,即通过定时误差估值控制内插滤波器对采样得到的信号样本值进行插值运算,从而得到信号在最佳采样时刻的近似值,内插滤波器即是完成这一功能必须的环节。
为了跟踪采样频偏和相偏,采用二阶锁相环结构,符号同步环路如图2所示,主要由内插滤波器、定时误差检测器(TED)、环路滤波器和内插控制器等组成。定时误差检测器对经过匹配滤波后的数据提取定时误差,误差信号经过环路滤波器滤除高频噪声后送给内插控制器,内插控制器主要由一个递减NCO组成,NCO溢出时输出分数间隔 μk,溢出信号和μk决定内插滤波器的插值基点和滤波器系数。
图2 符号同步环路实现框图
在这种实现中,有 3个时钟域,即采样时钟Fs(Fs=1/Ts)、内插后整数倍时钟Fi(Fi=1/Ti),它是符号速率的整数倍,一般取符号率的2倍或4倍,符号率时钟F0(F0=1/T)。内插滤波器和内插控制器的工作时钟是采样时钟Fs,匹配滤波器和TED单元工作时钟是Fi,环路滤波器单元工作时钟是F0。下面详细说明每部分的功能和实现。
内插滤波器是采用多项式拟合的方法实现的时变滤波器,它利用有限个采样点的值和一组滤波器的系数计算出来一个插值点的值,随着插值点的位置的变化,滤波器的系数也在变化。Gardner在文献[1]中用速率转换模型对插值原理进行了介绍,分析了多项式形式的3种内插滤波器,指出了立方内插器具有最佳通带平坦度和最大阻带抑制度,并且给出了内插滤波器的FARROW结构。本设计为了便于硬件实现,对FARROW结构进行了改进,如图3所示。
图3 内插滤波器实现框图
内插滤波器的控制由一个基于NCO的控制器来完成,NCO采用递减结构。NCO的步进由环路滤波器输出的误差信号进行跟踪调整,每次累加器溢出时,会产生一个溢出标志Overflow,溢出标志决定内插器选择哪四个连续采样点数据进行内插运算。Overflow信号周期即为Ti,由该信号分频即可得到符号时钟。NCO溢出时刻的前一采样时刻的值与ζ0相乘,得到分数间隔uk,这里 ζ0=Ti/Ts,而分数间隔决定了内插滤波器的系数。
文献[1]、文献[3]中根据相似三角形推导出了NCO的步进值,即W=Ts/Ti=kRs/Fs,其中Rs为符号速率,对W进行2 048倍量化,并且表示为设定值与环路滤波器的输出值相加的形式,这样有利于环路的锁定。NCO位数取24位。在设计中 μk量化为11位,相当于把一个采样周期划分为2 048个时间点,每一个μk值对应一组插值滤波器的系数,即在一个采样周期内可以插值得到2 048个点,在定时环中内插滤波是一个插值抽取的过程,故一组采样值只计算得到一个内插值。
定时误差检测采用Gardner提出的定时误差检测算法,这是一种利用波形检测提取定时信息的方法,该算法不需要辅助数据,并且算法性能与载波偏差无关,可以工作在捕获和跟踪模式,每个符号只需要2个采样点。其基本思想是:当前后2个码元发生变化时,匹配滤波后的基带信号的幅度和极性都会有相应的变化,如果提取出相邻码元最佳采样点的幅度和极性变化信息,再加上相邻码元过渡点是否为零这一信息,就可以从采样信号中提取出定时误差。
设接收端基带信号为:
式中,aP为传输的复数数据;g(t-pT)为成型滤波器基带函数,对y(t)的采样值可能产生定时偏差,Gardner算法提取的定时误差为:
式中,yI、yQ为同相和正交分量;T为符号周期;τ为定时误差。可以证明当接收信号中存在载波偏差时,对定时误差的提取没有影响。
环路滤波器采用一阶低通数字滤波器,环路为二阶数字锁相环,可以跟踪采样频偏与相位偏差。调节环路滤波器的直通路和积分路的系数,可以改变环路的环路带宽和环路增益等参数,进而影响到收敛时间、捕获带宽和稳态抖动等性能。通常环路带宽越大,环路收敛越快,但误差值稳态抖动越大;环路增益越大,环路收敛越快,稳态抖动越大。环路的阻尼因子 ξ通常取为0.707,此时,环路噪声带宽,收敛时间等参数取得最好的折衷。
将同步过程分为捕获和跟踪2个阶段,在捕获阶段,环路采用较大的带宽和环路增益捕获时钟频率误差,这样可以使环路较快地达到频率锁定。进入跟踪阶段后,减小环路带宽、降低环路增益可以使环路稳态抖动减小。
在调试符号同步环路参数时还需注意另一个问题,就是输入信号的幅度对环路性能的的影响很大,幅度大时,定时误差检测值变大,环路抖动加大,甚至环路失锁。信号幅度较小时,环路收敛时间加长。所以在调试符号同步环路前,要保证AGC环路可靠锁定,并且要考虑信号的动态范围。
QAM解调器在完成符号同步后,能从非同步采样的数据中,找到发送符号的最佳采样点(眼图睁开最大点),但是此时恢复的发送符号还不能进行直接判决,因为这些信号还受载波频偏和信道失真的影响。
通用环是一种专门用于QAM信号集的载波恢复环,它是二阶环结构,可以跟踪载波频偏与相偏,其载波相位误差提取算法为:
式中,u1、u2为相位解旋后的信号,对于16 QAM 和64 QAM信号;m分别取4和8。这种方法可以完全消除码型噪声,并且鉴相特性为矩形,在稳定点处鉴相输出方差为0,可以实现很好的跟踪性能。由式(3)可以看出,该鉴相器在PFGA中用加法器和异或门即可实现,结构简单,便于芯片实现。
传输信道的多径、衰减和回波等非理想因素造成的信号失真会产生很大的码间串扰,严重影响QAM信号的解调性能,必须采用均衡器降低码间串扰。设计中采用判决反馈均衡器,并且与载波同步环路嵌在一起实现。算法的实现过程为:首先关闭载波环,启动CMA均衡对信道进行初步均衡,待系数收敛后,固定均衡器系数,启动载波环,载波环锁定后,星座图不再旋转,此时均衡器切换到LMS算法,系数进一步收敛,星座点进一步变小。
均衡器中判决模块采用方法为:
式中,y(k)为I/Q两路信号判决前的值;y(k)为判决后的值;⎿*」为下取整运算。该方法在FPGA中实现非常简单。
以XILINX公司的现场可编程逻辑阵列(FPGA)为硬件平台,针对16 QAM和64 QAM信号实现了全数字解调器。设计中信号中频为140 MHz,ADC采样率为190 Msps,FPGA型号为XC4VLX100,该芯片包含110 592个逻辑阵列单元,96个DSP乘法器单元,4 320 Kb块RAM,12个DCM,最大用户IO数量可达960个,以及丰富的布线资源。丰富的逻辑资源可以满足复杂的数字信号处理需求。
利用MATLAB软件对QAM解调器的各模块进行仿真后,采用ISE9.1开发工具进行FPGA的软件编程,使用ModelSim工具进行时序仿真和调试,最后生成比特流文件加载到芯片。在高斯白噪声条件下性能测试结果表明,调制样式为64 QAM时,解调符号速率最高可以支持到29Msps,载波频偏捕获范围可达40 kHz性能,误比特率为1×10-4时,中频信噪比损失为1.1 dB。
软件无线电是接收机发展的方向,在此对高速QAM解调器进行了全数字实现,可以支持16 QAM和64 QAM信号的解调,工作稳定,性能可靠,为其他信号的解调提供了方便,可以应用到通信、侦察接收机的设计中。
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