可调高效多通道高性能分集接收机

Ｐｈｉｌｉｐ　Ｐｒａｔｔ

摘要：本文探讨了凭借RF和ADC创建一个高效、高性能的多通道直接转换分集接收机的解决方案。

关键词：分集接收机；ADC正交解调器；ADS5282；TRF3710；ZIF

引言

利用分集接收机构建通信系统会带来较高的器件数目、功耗、板级空间占用以及信号布线。为了降低RF组件数量，可以使用正交解调器的直接转换架构。I／Q的不匹配会使得构建高性能接收器较为困难。这种架构要求在RF输入和占用大量板级空间的基带数字输出之间安装一些组件。超外差接收机只需要一个ADC，而正交解调器则需要一个双通道ADC来处理现实及镜像模拟。对于单载波系统而言，这种情况或许是可以接受的；但是分集和直接转换接收机可以有效地用于多通道系统吗?

为什么选择分集接收机

在通信系统中，设置接收机规范是为了适应小接收输入功率。诸如蜂窝收发器基站(BTS)的系统可接收来自手机的信号，而发射信号的手机可能处在一些极大衰减信号的环境中，例如：车库、多层建筑或拥挤的市区。手机发射的信号会从许多不同反射路径多次到达BTS。仅使用一个天线和接收机，相同信号的许多版本便会出现在接收天线上，每个版本的信号都具有不同的相位和幅值。瞬时相位关系使得信号建设性地或破坏性地增加。例如，移动电话中，移动发送器并非完全固定在某一个空间位置，因此天线上的累积不断变化。这种现象被称为快速衰落，其会导致信号的漏接收。

使用分集天线可增加搜索到具有足够接收强度信号的机率，因为这种天线为物理隔离式天线。一根天线可能正受到破坏性的干扰，而其他天线则可能不会。这就是分集天线。

为了对信号进行解调，我们利用解调信号要求的最小信噪比(SNR)构建了通信链路。分集接收机考虑到了信号在最小SNR以上到达BTS的最高概率。要想构建一个分集接收机，至少需要为每一个通道多添加一条接收路径。这可能会使电子产品和天线的成本翻一倍。但是，如果它扩展了BTS的接收距离并提高了接收质量，那么这种成本代价还是值得的。它可以减少所需基站的数量，从而降低整个网络的基本建设成本。

为什么选择ZIF

零中频(zIF)接收机可完成从射频到基带的直接转换，您在超外差接收机上找不到中频(IF)。其优点是最小化的RF组件数量、更容易滤波以及更低的采样速率。使用分集接收机，所需组件增加了一倍，增加了组件成本、板级空间以及功耗。ZIF接收机所需组件更少，降低了功耗，节省了RF部分的板级空间。

为什么选择集成正交接收机

抛开一些独立组件来构建ZIF接收机较为困难，并且会占用相当多的板级空间。信号被转换为正交后，在混频器输出和双通道ADC输入之间有两条基带模拟路径，包括分立增益放大器和滤波器。沿现实及镜像信号路径分布的组件之间增益和相位的不匹配会形成带内噪声，因为理想复杂运算中去除的一些镜像现在又如相关信号一样出现在相同位置上。带内低级镜像降低了带内SNR和误差矢量幅度(EVM)，从而带来通信通道的高误码率(BER)。

但是，高度集成的ZIF接收机(例如：TI推出的TRF3710)可以解决最小化路径不匹配问题。I和Q模拟路径现在均位于同一颗芯片上。这些路径会得到非常好的匹配，因为它们之间几乎不存在工艺、温度或电压差异。该器件包含了一个复杂的混频器、一个24dB可编程增益放大器(PGA)、一个可编程8阶低通抗混淆ADC输入滤波器，以及一个直接连至双通道ADC的驱动放大器。此外，它还包含了一个DC偏移校正模块，对于最小化模拟输出的DC偏移分量较为有用。集成所有这些必需功能后，对于用户而言，ZIF架构变得简单。I和Q路径得到了匹配，同时保持了较好的EVM。通过将信号链的大部分集成到一个小封装中，便可以在不牺牲板级空间或性能的情况下使用分集接收路径。

为什么选择8通道ADC

就使用分集的双通道ZIF接收机而言，需要使用8个ADc(参见图1)。如果使用了4个12位双通道ADC，每条通道都有并行数据输出，且差不多会有100条数据线路需要布线，并被连接至现场可编程门阵列(FPGA)。此外，还需要为ADC安排4个时钟。单是从封装角度来说，4个9×9mm、12位双通道ADC就要占用320ram²以上的板级空间。另外，约100条数据线路的布线轻易就会使所需板级空间增加1倍，同时在FPGA上也要求相同数量的数据输入。很明显，推荐使用一个8通道ADC，那么采用单个封装的8个ADC的功耗和数据线路又如何呢?

为什么选择串行8通道ADC

利用TI的新型ADC(ADS5282)，许多这些问题便可迎刃而解。在每个通道75mW、9×9mm封装中，低功耗选项仅占用81mm²，也即4个双通道ADC板级空间的1／4。更为重要的是，利用串行LVDS数据接口后，每个ADC通道只需一个LVDS对。增加一个LVDS帧和位时钟并利用20条物理线路(10个LVDS对)便可以在FPGA中对8个ADC的数据进行处理，并占用最少的板级空间。

1／f噪声出现在基带上，其常见于针对CMOS低功耗而设计的ADC中。这就限制了基带上(即ZIF架构要使用ADC的地方)的有效SNR。ADC具有一个抑制基带1／f噪声的可选模式(见图2)。

根据奈奎斯特(32.5MHz)测得65MSPS下ADS5282的SNR为70.4dBFS。如果假设噪声底限较奈奎斯特扁平，那么0～1MHz频带中的噪声功率则为85.5dBFS，这主要是由于15.1dB的处理增益：1010g10(32.5M／1M)。利用能够过滤高达1MHz的信号和噪声的理想滤波器，85.5dBFS就为数字滤波器输出的预期SNR。但是，1MHz频带中测得的SNR为81.9dBFS，因为基带上存在1／f噪声。一旦噪声抑制模式被激活，该频带中测得的SNR便提高到86.1dBFS。1MHz带宽中测量值(86.1dBFs)超出预期值(70.4+15.1=85.5dBFS)的这一事实具有误导性，因为它是由一个标准奈奎斯特SNR(70.4dBFS)计算得到的，而该奈奎斯特SNR包括了高阶谐波(第9阶以上)，其被当作了噪声。这表明，真正的奈奎斯特SNR(所有谐波除外)实际上高于0.6dB，或为71dBFS。

该ADC还在每条通道内提供了两倍抽取功能，以消除移频1／f噪声(仍然出现在Fclk／2附近)，通过处理增益改善带内SNR，并且降低高速串行LVDS数据速率。所用数字滤波器保持少量的抽头，以达到节能的目的。这样，使用抽取滤波器时处理增益约为2dB。通过使用抽取功能来降低LVDS速率后，可考虑使用更低成本的FPGA选项，同时在ADC和FPGA之间拥有更为轻松的时间预算。

结语

满足蜂窝网络规范要求的BTS并不是一项全新的成果。大多数新型BTS设计的主要目标都是想通过降低BTS构建成本或减少BTS构建数量来降低运营商的成本。其中，射频成本只是构建蜂窝基站总成本的一部分，因此如果它们可减少构建基站的数量，那么就应该对射频接收机设计进行改进。通过构建更为灵敏的射频设备，覆盖相同区域所需的基站数量更少。运用具有高度集成的ZIF接收机和一个8通道ADC的分集接收机便可实现一个更少空间占用、更低成本和更少组件数量的高性能系统。