带应急烧毁功能的高速存储模块设计与实现

彭佳煜,王晓伟,余江南

(航空工业西安航空计算技术研究所,陕西 西安 710065)

0 引言

随着数字化技术的飞速发展,数据存储系统在数字通信、图像处理、人工智能、语音识别以及航空电子等众多领域中有了广泛应用,随之对信息系统的容量、存储速度、数据安全性等方面的要求也在不断提高。

高性能大容量数据存储技术的发展由存储介质的发展所引导。传统的磁存储技术已不再满足当今社会对高速大容量数据存储的需求。近年来,闪存技术快速发展,具有显著优势。基于NAND闪存形成的固态存储器具有高集成度、高存储密度、低功耗、防腐防震等优点,可以满足苛刻条件下的数据存储要求,成为当代数据存储系统的主流选择。

为保护关键数据的安全,作为数据保护的最后一道防线,数据毁钥技术应运而生[1]。目前,常用的销毁技术为软毁钥,主要为数据覆盖和软件擦除技术。软毁钥方式是通过软件对原有的数据进行重写,不能在短时间内完成数据销密,并存在数据恢复的风险。为提高存储系统的可靠性,系统需要在短时间内响应并完成数据存储载体的销密。本文提出了一种硬毁钥的销密方案,通过控制电路将毁钥电源接入存储介质芯片,借助毁钥电源的高电压、大电流破坏存储介质芯片的内部结构,并满足关键时刻在短时间内完成核心数据的毁钥要求。

针对以上问题,本文设计实现了一种带应急烧毁功能的高速大容量存储模块,系统以FPGA为控制核心,以NAND Flash为主要存储介质,通过硬件毁钥电路从物理上烧毁存储核心关键数据的存储芯片,以保障数据安全,满足当前对存储系统大容量、高速率、数据安全性的新要求。

1 存储系统架构

大容量存储模块的硬件功能如图1所示。模块选用标准PCI总线接口作为主处理器,实现存储处理板的数据计算处理等任务。处理器周围配置了DDR2 SDRAM、Flash、NvRAM等局部存储资源,采用34片NAND Flash芯片形成非易性大容量存储阵列,以FPGA为控制核心,内部逻辑主要包含:PCI-E硬核端点逻辑、NAND Flash控制逻辑、局部总线接口转换和控制逻辑。考虑信息安全的要求,本文设计毁钥电路,在紧急情况下将存储重要信息的芯片烧毁。另外,存储处理板上设计了以太网、JTAG、RS232等调试接口。大容量存储模块的核心硬件配置由3部分组成:大容量存储单元、处理器单元、控制单元。

图1 存储系统架构

1.1 处理器单元

处理器单元完成整个存储系统的数据处理功能,通过自带的PCI接口与控制单元通信,完成数据、命令、地址、状态的相互传递、转换和处理。处理器采用PowerPC的G6代处理器,目前已在国内外数据处理与信号处理中广泛运用,主频最高可达1.5 GHz, 处理器单元配置独立的DDR2、Flash、NvRAM、温度监控等芯片。Flash用于存储系统程序及用户应用程序代码。启动过程中,处理器将应用程序及系统程序的数据代码由FPGA控制将Flash芯片的程序读入DDR2内存后运行。此外,CPU还配置8×PCI Express接口、2个以太网控制器、UART接口、中断控制器、DMA控制器等资源。

1.2 大容量存储单元

大容量存储单元采用NAND型Flash芯片作为主要存储介质,共选用34片Micron公司的NAND Flash(型号:MT29F64G08AJABAWP-IT:B)实现非易性存储阵列,单片容量为8 G×8 bit,共包含16 384个数据块,每块128页,每页共(4 096+224)个字节,其中的4 096为数据存储区,224为空闲存储区。32片NAND Flash用于存储普通数据,形成256 GB的大容量存储阵列,所述存储阵列分为4个存储单元,每个存储单元包含8片NAND芯片,其中每4片NAND芯片组成1组,每个存储体单元又分为2组NAND芯片,每组由4片NAND芯片进行32 bit位扩展,每个存储体内有独立的数据线和控制信号。另外,2片NAND芯片组成16 G存储关键数据区,具备硬毁密功能,需要时可被物理烧毁。存储阵列控制由FPGA逻辑实现,主要实现NAND Flash按页读写基本操作和4通道阵列译码,内部实现4 bit/256 bit的ECC校验算法[2]。

1.3 控制单元

控制单元采用FPGA作为整个存储系统的硬件核心,大容量存储模块选用Xilinx公司Vertex5系列FPGA来实现PCI-E硬核端点逻辑以及处理器局部总线接口转换逻辑、大容量存储控制逻辑。CPU局部总线接口转换逻辑和控制逻辑将CPU数据地址复用的局部总线分成单独的数据总线和地址总线,根据地址完成片选译码及读写控制,对Flash的所有管脚控制均通过FPGA内部转换实现。FPGA一端接PCIe总线,由PCIe核完成数据传送和寄存器读写控制,另一端接NAND Flash存储阵列。PCI接口由FPGA内部的PCI IP核实现,该接口主要完成Flash控制器缓冲双口的读写访问、设备控制寄存器读写访问、PCI-E设备配置功能。FPGA通过大容量存储逻辑控制Flash存储阵列的数据、命令、地址、状态的传递和处理,实现NAND Flash的读写操作控制。4个存储单元各自使用一组寄存器和一个16 KB的数据缓存区来执行其对应通道的指令、地址、状态以及数据传输与处理,并且每个通道的数据线和控制线是完全独立的。

2 流水线设计

就单个的NAND闪存芯片而言,其数据访问速率非常缓慢。为满足存储系统高带宽和高速率的需求,需要通过设计时空并行的方式来提升存储阵列底层硬件的吞吐[3]。

空间上,采用芯片并行处理技术提高了存储带宽,256 GB 存储阵列控制器采用四体交叉存储方式,因此扩展后的块大小是原来的4 倍,每个块里有512 页,块中编号按照四体轮换方式编制,保证四体并行操作。将4片位宽8 bit的NAND Flash芯片并行扩展为32 bit的芯片组,将存储带宽提升为原先的4倍。

时间并行性采用流水线技术。NAND Flash是数据存储过程,包含3步:首先进行加载操作,即完成命令、地址和数据的加载;其次进行页编程操作,把加载到页寄存器中的数据写到内部存储单元;最后在页编程结束后检测已写入的数据的正确性。在加载命令阶段,通常需要的时间为130 μs,最长的自编程时间为500 μs,检测操作大致需要0.1 μs,自编程的时长大约为加载操作的4倍。由于模块采用了4通道并行操作,每个通道内CPU将数据写入FPGA内部缓冲,发送自编程命令后就向下一通道的缓冲区内写入数据,复用了Flash页自编程时间,该方法充分利用闪存芯片组的页编程间隔,对其他空闲芯片组进行读写,从而达到流水式的并行存储效应,极大地提升了存取速度。

经计算得出,单片NAND Flash的读取速度约为20 MB/s,写入速度约为6.3 MB/s。经过芯片并行设计将读写速度提高到单片的4倍,分别为80 MB/s和25.2 MB/s。以下是使用4级流水之后的写入速度的计算结果:

可得写入速度为126 MB/s。

3 硬毁钥电路设计

为了保障机密存储数据的安全性,当意外情况发生时,需要在短时间内彻底损毁存储芯片,大容量存储模块配置应急毁钥电路,使保密数据无法被破解及恢复。外部提供毁密开关盒,向大容量模块提供一路28VDC/1A/1S的毁密电源,用于烧毁大容量存储单元中存储关键信息的存储芯片。

3.1 原理

毁钥电路设计采用限流分时的方法烧毁NAND Flash芯片。毁钥电路主要包括供电单元、电源切换单元、烧毁控制单元。主控单元主要由单片机实现,该单片机的供电来源于毁钥电源,意外发生时,毁钥电源启动,主控单元开始工作。通过控制单元编程控制通道切换单元,将毁钥电源与要烧毁的NAND Flash芯片导通,通过烧毁核心电源VCC的方式,可以有效地防止 MOS器件的泄漏电流过大 ,从而影响NAND Flash芯片的I/O信号及控制信号的完整性,有效地解决了NAND Flash芯片出现坏块的问题。同时考虑到烧毁电流的控制,采用切换自毁通道或者断开物理自毁电源的方法,解决供电过载问题,无需采用大功率的物理自毁电源。使用独立通道自毁方式,逐一烧毁NAND Flash芯片,保证每片NAND都能安全烧毁。增加储能电容,用慢充快放的方式通过储能电容迅速放电,产生大电流烧毁NAND Flash芯片,并采用多次反复加电烧毁确保NAND Flash芯片被烧毁,设置限流电阻保证前端电流不超过1A,防止进行烧毁时对前端电路造成影响。

3.2 试验验证

从试验结果统计分析,烧毁后NAND Flash芯片无法读取数据,且在烧毁过程中前端1 A保险丝不被烧断。将烧毁的芯片进行元器件失效分析,NAND Flash芯片均被烧毁,内部可见有烧毁损伤,达到数据无法恢复的目的。结果表明,限流分时销毁电路的毁密设计方案可满足毁钥需求。

4 结语

文本介绍了一种以 FPGA为控制核心、基于 NAND闪存的通用高速大容量数据存储系统,对该系统的整体结构进行了介绍,并对其中涉及的几个关键技术进行了详细的阐述,例如:并行运算、流水线技术、硬毁钥电路设计等,很大程度地提升了系统的存储容量、读取速度以及数据安全性。经过实际运行,该系统达到了的设计指标。