超大规模集成电路适应性测试方法综述

安庆师范大学计算机与信息学院 张鲁萍

随着现代半导体工艺的迅猛发展，超大规模集成电路(VISI)的研发和制造技术日臻成熟，一个普通芯片，甚至由几亿个晶体管组成。随着集成电路设计和制造复杂度的提高，工艺技术的不断创新，电路测试难度大幅度提升，测试成本飙升，因此，自适应测试的发展至关重要，动态地调整测试流程，消除测试模式冗余，减少了测试时间，提升了测试效率，降低了测试成本。

集成电路最初在单个半导体芯片上将多个器件进行互连而构成电子电路的技术，IC 的多层平面工艺经过半个多世纪的创新和发展，不仅使集成电路的集成度迅速提高，电路规模和密度迅速增大，同时，也使得与其相关的数字系统越来越复杂。例如，LSI（大规模集成电路）、VLSI（超大规模集成电路）、ULSI（特大规模集成电路）和GSI（巨大规模集成电路）。现在一个很小的芯片上，包含的晶体管数量已经达到数亿个，并且已经普遍应用。如今的科技飞速发展，对集成电路的应用已经进入到人们生活的方方面面，小到儿童玩具，大到手机通讯、汽车高铁航空航天。集成电路以它的超轻薄、高速率、低功耗，占领了市场的方方面面。

1 研究背景

集成电路的飞速发展和应用领域的不断扩大，随着制造工艺的成熟和创新，也为人们带来了价格的革命。Gordon Moore 在1965 年提出的“Moore 定律”指出，芯片中的器件数目每18～24 个月左右就会翻一倍，每次线宽的减小，即“工艺节点”，每三年便会推出一个新的工艺节点，在每个新的工艺节点及晶圆上可产生的电路数目增加一倍，集成电路的速度在每个新的工艺节点增加约30%。同时，集成电路更高的速度和更低的功耗也带来了新的应用和测试方面的难题。

伴随着集成电路设计和制造复杂度的提高，工艺技术的不断创新，持续的器件扩展和集成大大降低了制造成本，但并没有降低检验芯片的测试成本，因此，对于目前大规模复杂的电路结构，测试成本不断飙升。如图1和图2 所示反映了近年来全球半导体市场规模和中国集成电路产业销售额增长情况的变化趋势。

图1 全球半导体市场规模Fig.1 Global semiconductor market size

图2 中国集成电路产业销售额增长情况Fig.2 Sales growth of China's integrated circuit industry

随着设计自动化和制造技术的日臻成熟，截至2020年底，芯片性能的变化率较过去增加了69%，测试程序和验证是开发的重要组成部分。目前，测试技术制约了芯片设计制造的发展速度，半导体器件尺寸的缩小至物理极限所面临的瓶颈问题[1]造成了测试成本的居高不下，这给测试技术的发展带来了前所未有的挑战。

2 集成电路测试面临的难度

集成电路的发展主要体现在以下两个方面:

（1）集成电路由于实际需要的物理尺寸在进一步缩小，微米级工艺已经成为过去，纳米级工艺应用广泛，超微米设计、制造及应用已经非常普及；

（2）集成电路的整体尺寸在不断缩小，电路复杂度不断增大，功率变化率上升至12%，泄漏功率的变化率上升至325%。

以上两个方面的变化使传统的测试方法对不断涌现的新设计、新电路无效[2，3]，设备和工艺的变化导致各种测试问题频发，高的测试数据量，更长的测试时间，测试模式也大幅度增加，工艺和设备的变化导致缺陷发生的概率增加，也导致了测试工具（ATE）超负荷工作，难以胜任这样的测试容量的大幅变化。

随着人工智能的进一步发展，先进的设计理念和先进的工艺发展，增加了潜在缺陷的发生可能性，尤其是现代集成电路的低电压、高速率、宽频率，现有的ATE不论是测试的频率范围、测试精度和故障覆盖率，对自动化测试设备（ATE）是一个巨大的挑战。

集成电路的设计和制造，应用所有必要的测试向量、温度、电压、IDDQ、输入输出测试和路径延迟测试的测试成本过高。而测试内容、测试向量数目和单个测试向量测试长度地增加都大幅度延长了测试时间，增加了测试成本[4]，这些问题地出现使得集成电路测试时间成为妨碍测试发展的重要问题。

3 国内外研究现状

为了适应目前飞速发展的集成电路的设计和制造，工业界对集成电路测试的发展提出了新的要求，对于缺陷模型的建立、冗余向量的筛选、参数测试的限制调整等诸多方面进行了深入的研究，同时，将机器学习应用于测试的研究大大提升了测试效率。

近年来，适应性测试已成为一种重要的测试策略。适应性测试是用于描述根据集成电路设计、制造、测试数据的分析和统计，改变测试条件、测试流程、测试内容、测试限制的方法，适应性测试的关键是利用器件测试产生的数据或先前的测试内容和数据来预测未来测试的适应性测试过程，最终目标是对测试集进行优化，以达到降低测试时间，增大测试效率，降低测试成本的目的。

目前，有很多优秀的适应性测试方法，如Hapke F等提出的基于总临界区域(TCA)的测试[5]，采用了根据计算集成电路的关键面积来对故障进行预测的方法，考虑到了点状缺陷的大小分布和关键区域的端点效应，建立了胞内布线故障概率模型，对于潜在缺陷的检测具有很好的效果；Yilmza E 等提出的针对模拟、射频电路的自适应测试消除方法[6]，是利用制造设备根据被测电路获得的信息，自适应地对冗余部分进行消除的方法。ChakTabarty 等提出的基于两种故障预测模型的适应性测试选择方法，对工艺变化缺陷和随机缺陷的检测具有非常显著的效果。这些测试算法的应用，使得性能测试的需求降低，从而达到降低测试成本的目的。考虑故障覆盖率的自适应测试，减少了潜在缺陷的测试逃逸率，增加了测试的准确率，降低了测试成本。

4 自适应测试

目前测试行业面临的最大挑战是随着电路复杂度的不断增长，测试向量的数目剧增。为了获得尽可能多的不同类型缺陷的高覆盖率，传统的测试方法应用了大量所有可用的测试模式。导致测试时间过长，测试效率低下，测试成本攀升，因此自适应测试的发展至关重要。

从芯片测试技术和理论的发展来看，自动测试向量生成(Automatic Test Pattern Generation，ATPG)是测试理论和方法的一个里程碑，测试程序的验证是开发的重要组成部分。ATPG 采用故障模型，通过分析芯片的结构生成测试向量，进行结构测试，筛选出不合格的芯片。通常ATPG 工具和扫描测试工具配合使用，可以同时完成测试矢量的生成和故障仿真。目前，由功能测试发展到结构测试，在相同测试故障覆盖率的前提下，故障等价理论大幅度减少了故障数目，极大地缩小了测试向量集，对于ATE，若在1GHz 频率下工作，测试向量的加载时间大幅度减少。为了降低测试成本，各种新的测试理论和方法不断涌现。例如，针对晶圆制造和晶片的测试，配合边界扫描测试(Boundary Scan Test，BST)，从虚拟探针(Virtual Probe，VP)技术到工业射频收发器的晶圆探针测量方法，开创了无接触测试的探索；利用电流信号进行设备故障诊断的方法；针对半导体制造领域缺陷检测问题改善；研发出了晶片电路缺陷的激光定位装置等；通过新型工艺优化来提高良率和工艺可靠性，极大地降低了测试成本。

自适应测试[7]在芯片制造、性能测试等领域的应用越来越广泛，它是旨在一系列提高测试质量和降低测试应用成本的技术的总称。适应性测试应用过程中，测试内容依赖于当前或以前待测电路测试过程中的所有有用信息的综合，执行相关性分析，预测和调整未来的测试，适时地对测试顺序进行动态的调整，最终目标是利用最优的测试集来发现测试过程中会出现故障的每个部件，并能适应性地在测试过程中根据实际需要进行测试类型和测试模式的增加和减少，以达到减少测试时间，降低测试成本的目的。

5 自适应测试研究现状

现如今，普遍推荐应用的测试方法是自适应测试方法。适应性测试方法，即是把经过改造的原测试集，结合机器学习，将二者进行有机结合，启发式地融为一体，开创了现代测试技术的新高度。

目前，有很多优秀的适应性测试方法，例如，测试向量重排序方法，经过动态调整后的测试流程，能达到更早发现故障的目的，降低了测试成本；考虑测试逃逸的实时自适应算法；针对模拟、射频电路的自适应测试消除方法；考虑站点间差异的多站点测试的晶圆级性能预测方法[8]，基于神经网络的RCA 在良率提高方面的自适应框架[9]，利用改进哈里斯鹰算法优化反向传播神经网络诊断电路故障。这些方法其关键是建立了一个考虑测试与度量之间相关性的模型。对于一个芯片，只有执行了所有的测试项目、测试内容以及测试集中所有的测试模式之后，才能得出这个芯片是合格的芯片的结论。但对于一个故障芯片，只要在测试中有一次测试未通过，就没有必要再进行其他测试，从而，使这个故障芯片被剔除。同时，尽快发现故障会有效减少测试时间，降低测试成本。

6 结语

在同一电路的测试过程中，很多测试模式中都包含了较多的信息重复，这样的情况往往是不可避免的，但可以使其尽量减少，进而提高测试效率。在研究测试过程中，寻找故障覆盖率高，同时减少特征冗余，寻找优质的测试模式尤为重要。因此，针对超大规模集成电路测试集的优化问题研究至关重要，其主要目标是精简测试集容量，消除测试向量冗余，在保证原测试集故障数目基本不变的情况下，寻找最优测试集，有效地减少测试时间，提高测试效率，降低测试成本。